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參數(shù)資料
| 型號： | LMX2372MDC |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | PLL合成/DDS/VCOs |
| 英文描述： | PLL FREQUENCY SYNTHESIZER, 1200 MHz, UUC |
| 封裝： | DIE |
| 文件頁數(shù)： | 7/27頁 |
| 文件大?。?/td> | 550K |
| 代理商： | LMX2372MDC |
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2.0 Programming Description (Continued)
Most Significant Bit
SHIFT REGISTER BIT LOCATION
Least Significant Bit
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
65432
1
0
Data Field
Address Field
Aux_N
Aux_PWDN
P_Aux
Aux_B_CNTR[12:0]
Aux_A_CNTR[4:0]
01
Aux_N19
Aux_N18
Aux_N17
Aux_N16
Aux_N15
Aux_N14
Aux_N13
Aux_N12
Aux_N11
Aux_N10
Aux_N9
Aux_N8
Aux_N7
Aux_N6
Aux_N5
Aux_N4
Aux_N3
Aux_N2
Aux_N1
Aux_N0
2.3.2 Main_N Register
If the ADDRESS[1:0] field is set to 1 1, data is transferred from the 22-bit shift register into the Main_N register which sets the
Main PLL’s 18-bit N-counter, prescaler value and power-down bit. The 18-bit N-counter consists of a 5-bit swallow counter,
Main_A_CNTR[4:0], and a 13-bit programmable counter, Main_B_CNTR[12:0]. Serial data format is shown below.
Most Significant Bit
SHIFT REGISTER BIT LOCATION
Least Significant Bit
21
20
19
18
17
16
15
14
13
12
11
10
9
8
7
65432
1
0
Data Field
Address Field
Main_N
Main_PWDN
P_Main
Main_B_CNTR[12:0]
Main_A_CNTR[4:0]
11
Main_N19
Main_N18
Main_N17
Main_N16
Main_N15
Main_N14
Main_N13
Main_N12
Main_N11
Main_N10
Main_N9
Main_N8
Main_N7
Main_N6
Main_N5
Main_N4
Main_N3
Main_N2
Main_N1
Main_N0
2.3.3 Feedback Divide Ratio (Main B Counter, Auxiliary B Counter)
Main_B_CNTR[12:0] or Aux_B_CNTR[12:0]
Divide Ratio
N17
N16
N15
N14
N13
N12
N11
N10
N9
N8
N7
N6
N5
3
00000000
00011
4
00000000
00101
8,191
11111111
11111
Note: B-counter divide ratio must be
≥ 3.
2.3.4 Swallow Counter Divide Ratio (Main A Counter, Auxiliary A Counter)
Main_A_CNTR[4:0] or Aux_A_CNTR[4:0]
Divide Ratio
Main_N4
Main_N3
Main_N2
Main_N1
Main_N0
0
00000
1
00001
31
11111
Notes: A < P,
B > A.
LMX2370/LMX2371/LMX2372
www.national.com
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相關(guān)PDF資料 |
PDF描述 |
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