參數(shù)資料
型號： LM3S101
廠商： Electronic Theatre Controls, Inc.
英文描述： Microcontroller
中文描述： 微控制器
文件頁數(shù)： 8/284頁
文件大?。?/td> 1774K
代理商： LM3S101
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LM3S101 Data Sheet
March 22, 2006
8
Preliminary
List of Registers
System Control ...............................................................................................................................44
Register 1:
Device Identification 0 (DID0), offset 0x000............................................................................52
Register 2:
Device Identification 1 (DID1), offset 0x004............................................................................53
Register 3:
Device Capabilities 0 (DC0), offset 0x008..............................................................................55
Register 4:
Device Capabilities 1 (DC1), offset 0x010..............................................................................56
Register 5:
Device Capabilities 2 (DC2), offset 0x014..............................................................................57
Register 6:
Device Capabilities 3 (DC3), offset 0x018..............................................................................58
Register 7:
Device Capabilities 4 (DC4), offset 0x01C..............................................................................59
Register 8:
Power-On and Brown-Out Reset Control (PBORCTL), offset 0x030......................................60
Register 9:
LDO Power Control (LDOPCTL), offset 0x034.......................................................................61
Register 10:
Software Reset Control 0 (SRCR0), offset 0x040...................................................................62
Register 11:
Software Reset Control 1 (SRCR1), offset 0x044...................................................................63
Register 12:
Software Reset Control 2 (SRCR2), offset 0x048...................................................................64
Register 13:
Raw Interrupt Status (RIS), offset 0x050................................................................................65
Register 14:
Interrupt Mask Control (IMC), offset 0x054.............................................................................66
Register 15:
Masked Interrupt Status and Clear (MISC), offset 0x058.......................................................68
Register 16:
Reset Cause (RESC), offset 0x05C........................................................................................69
Register 17:
Run-Mode Clock Configuration (RCC), offset 0x060..............................................................70
Register 18:
XTAL to PLL Translation (PLLCFG), offset 0x064..................................................................74
Register 19:
Run-Mode Clock Gating Control 0 (RCGC0), offset 0x100 ....................................................75
Register 20:
Sleep-Mode Clock Gating Control 0 (SCGC0), offset 0x110..................................................75
Register 21:
Deep-Sleep-Mode Clock Gating Control 0 (DCGC0), offset 0x120........................................75
Register 22:
Run-Mode Clock Gating Control 1 (RCGC1), offset 0x104 ....................................................76
Register 23:
Sleep-Mode Clock Gating Control 1 (SCGC1), offset 0x114..................................................76
Register 24:
Deep-Sleep-Mode Clock Gating Control 1 (DCGC1), offset 0x124........................................76
Register 25:
Run-Mode Clock Gating Control 2 (RCGC2), offset 0x108 ....................................................77
Register 26:
Sleep-Mode Clock Gating Control 2 (SCGC2), offset 0x118..................................................77
Register 27:
Deep-Sleep-Mode Clock Gating Control 2 (DCGC2), offset 0x128........................................77
Register 28:
Clock Verification Clear (CLKVCLR), offset 0x150.................................................................78
Register 29:
Allow Unregulated LDO to Reset the Part (LDOARST), offset 0x160 ....................................79
Internal Memory.............................................................................................................................. 80
Register 1:
Flash Memory Protection Read Enable (FMPRE), offset 0x130.............................................84
Register 2:
Flash Memory Protection Program Enable (FMPPE), offset 0x134........................................84
Register 3:
U Second Reload (USECRL), offset 0x140............................................................................85
Register 4:
Flash Memory Address (FMA), offset 0x000 ..........................................................................86
Register 5:
Flash Memory Data (FMD), offset 0x004................................................................................87
Register 6:
Flash Memory Control (FMC), offset 0x008............................................................................88
Register 7:
Flash Controller Raw Interrupt Status (FCRIS), offset 0x00C ................................................90
Register 8:
Flash Controller Interrupt Mask (FCIM), offset 0x010.............................................................91
Register 9:
Flash Controller Masked Interrupt Status and Clear (FCMISC), offset 0x014........................92
General-Purpose Input/Outputs (GPIOs)...................................................................................... 93
Register 1:
GPIO Data (GPIODATA), offset 0x000.................................................................................100
Register 2:
GPIO Direction (GPIODIR), offset 0x400..............................................................................101
Register 3:
GPIO Interrupt Sense (GPIOIS), offset 0x404......................................................................102
Register 4:
GPIO Interrupt Both Edges (GPIOIBE), offset 0x408...........................................................103
Register 5:
GPIO Interrupt Event (GPIOIEV), offset 0x40C....................................................................104
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