參數(shù)資料
型號(hào)： LFXP6C-4FN256I
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 197/397頁(yè)
文件大小： 0K
描述： IC FPGA 5.8KLUTS 188I/O 256-BGA
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 6000
RAM 位總計(jì)： 73728
輸入/輸出數(shù)： 188
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-20
Appendix A. Clock Preferences
A few key clock preferences are introduced below. Refer to the ‘Help’ file for other preferences and detailed infor-
mation.
ASIC
The following preference command assigns a phase of 90° to the CIMDLLA CLKOP.
ASIC "my_pll" TYPE "EXHXPLLB" CLKOS_PHASE=90;
FREQUENCY
The following physical preference command assigns a frequency of 100 MHz to a net named clk1.
FREQUENCY NET "clk1" 100 MHz;
The following preference specifies a hold margin value for each clock domain.
FREQUENCY NET "RX_CLKA_CMOS_c" 100.000 MHz HOLD_MARGIN 1 ns;
MAXSKEW
The following command assigns a maximum skew of 5 ns to a net named NetB.
MAXSKEW NET "NetB" 5 NS;
MULTICYCLE
The following command will relax the period to 50 ns for the path starting at COMPA to COMPB (NET1).
MULTICYCLE "PATH1" START COMP "COMPA" END COMP "COMPB" NET "NET1" 50 NS ;
PERIOD
The following command assigns a clock period of 30 ns to the port named Clk1.
PERIOD PORT "Clk1" 30 NS;
PROHIBIT
This command prohibits the use of a primary clock to route a clock net named bf_clk.
PROHIBIT PRIMARY NET "bf_clk";
CLOCK_TO_OUT
Specifies a maximum allowable output delay relative to a clock.
Below are two preferences using both the CLKPORT and CLKNET keywords showing the corresponding scope of
TRACE reporting.
The CLKNET will stop tracing the path before the PLL, so you will not get PLL compensation timing numbers.
CLOCK_TO_OUT PORT "RxAddr_0" 6.000000 ns CLKNET "pll_rxclk" ;
The above preference will yield the following clock path:
相關(guān)PDF資料
PDF描述
HSC49DRTH-S93 CONN EDGECARD 98POS DIP .100 SLD
HSC49DREN-S93 CONN EDGECARD 98POS .100 EYELET
IDT89HPES16NT2ZBBC IC PCI SW 16LANE 2PORT 484-CABGA
IDT72V51246L7-5BB8 IC FLOW CTRL MULTI QUEUE 256-BGA
LT3050MPMSE#PBF IC REG LDO ADJ .1A 12MSOP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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LFXP6C-4QN208C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 5.8K LUTs 142 IO 1.8 /2.5/3.3V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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LFXP6C-4T144C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 5.8K LUTs 100 IO 1.8 /2.5/3.3V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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