參數(shù)資料
型號： LFXP3E-5T144C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 89/397頁
文件大?。?/td> 0K
描述： IC FPGA 3.1KLUTS 100I/O 144-TQFP
標準包裝： 60
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計： 55296
輸入/輸出數(shù)： 100
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 144-LQFP
供應商設備封裝： 144-TQFP（20x20）
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9-14
Memory Usage Guide
Lattice Semiconductor
LatticeECP/EC and LatticeXP Devices
The various ports and their definitions for the True Dual Memory are included in Table 9-4. The table lists the corre-
sponding ports for the module generated by IPexpress and for the EBR RAM_DP_TRUE primitive.
Table 9-4. EBR-based True Dual Port Memory Port Definitions
Reset (or RST) only resets the input and output registers of the RAM. It does not reset the contents of the memory.
CS, or Chip Select, a port available in the EBR primitive, is useful when memory requires multiple EBR blocks to be
cascaded. The CS signal would form the MSB for the address when multiple EBR blocks are cascaded. CS is a 3-
bit bus, so it can easily cascade eight memories. However, if the memory size specified by the user requires more
than eight EBR blocks, the software automatically generates the additional address decoding logic, which is imple-
mented in the PFU external to the EBR blocks.
Each EBR block consists of 9,216 bits of RAM. The values for x (for Address) and y (Data) for each EBR block for
the devices are included in Table 9-5.
Table 9-5. True Dual Port Memory Sizes for 9K Memory for LatticeECP/EC and LatticeXP Devices
Table 9-6 shows the various attributes available for True Dual Port Memory (RAM_DP_TRUE). Some of these attri-
butes are user selectable through the IPexpress GUI. For detailed attribute definitions, refer to Appendix A.
Port Name in
Generated Module
Port Name in the EBR
Block Primitive
Description
Active State
ClockA, ClockB
CLKA, CLKB
Clock for PortA and PortB
Rising Clock Edge
ClockEnA, ClockEnB
CEA, CEB
Clock Enables for Port CLKA and CLKB
Active High
AddressA, AddressB
ADA[x:0], ADB[x:0]
Address Bus Port A and Port B
—
DataA, DataB
DIA[y:0], DIB[y:0]
Input Data Port A and Port B
—
QA, QB
DOA[y:0], DOB[y:0]
Output Data Port A and Port B
—
WEA, WEB
Write Enable Port A and Port B
Active High
ResetA, ResetB
RSTA, RSTB
Reset for Port A and Port B
Active High
—
CSA[2:0], CSB[2:0]
Chip Selects for Each Port
—
Dual Port
Memory Size
Input Data
Port A
Input Data
Port B
Output Data
Port A
Output Data
Port B
Address Port A
[MSB:LSB]
Address Port B
[MSB:LSB]
8K x 1
DIA
DIB
DOA
DOB
ADA[12:0]
ADB[12:0]
4K x 2
DIA[1:0]
DIB[1:0]
DOA[1:0]
DOB[1:0]
ADA[11:0]
ADB[11:0]
2K x 4
DIA[3:0]
DIB[3:0]
DOA[3:0]
DOB[3:0]
ADA[10:0]
ADB[10:0]
1K x 9
DIA[8:0]
DIB[8:0]
DOA[8:0]
DOB[8:0]
ADA[9:0]
ADB[9:0]
512 x 18
DIA[17:0]
DIB[17:0]
DOA[17:0]
DOB[17:0]
ADA[8:0]
ADB[8:0]
相關PDF資料
PDF描述
LFXP3E-4T144I IC FPGA 3.1KLUTS 100I/O 144-TQFP
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參數(shù)描述
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