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參數(shù)資料
| 型號： | LFXP3E-3TN144I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 275/397頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 3.1KLUTS 144TQFP |
| 標準包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 3000 |
| RAM 位總計： | 55296 |
| 輸入/輸出數(shù)： | 100 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 144-LQFP |
| 供應商設備封裝： | 144-TQFP（20x20） |
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Lattice Semiconductor FPGA
Lattice Semiconductor
Successful Place and Route
16-2
A faster cost-based cleanup routing, which makes routing decisions by assigning weighted values to the
factors (for example, the type of routing resources used) affecting delay times between sources and loads.
A more CPU-intensive, delay-based cleanup routing, which makes routing decisions based on computed
delay times between sources and loads on the routed nets.
Note that if PAR finds timing preferences in the preference file, timing-driven placement and routing is automatically
invoked.
Timing Driven PAR Process
The ispLEVER software offers timing driven placement and routing through an integrated static timing analysis util-
ity (i.e., it does not depend on input stimulus to the circuit). This means that placement and routing is executed
according to timing constraints (preferences) that the designer specifies up front in the design process. PAR
attempts to meet timing constraints in the preference file without exceeding the specified timing constraints.
To use timing-driven PAR, the designer simply writes timing preferences into a preference (.prf) file, which serves
as input to the integrated static timing analysis utility. See the Process Flows section of the ispLEVER on-line help
system for more information about the PAR software and ispLEVER design flow.
General Strategy Guidelines
Preferences should be inserted at the front end of a design flow. This prevents designers from having to change
PAR physical preferences as net names may change with every synthesis run.
The tips below are general recommendations.
Analyze Trace results in the integrated static timing analysis utility report (.twr) file carefully.
Look at mapped frequency before you PAR a design to check for errors and warnings in the preference file
and to check for logic depth. Logic depth is reported in .twr files as logic levels (components).
Determine if design changes are required. A typical example design change is pipelining, or registering, the
datapath. This technique may be the only way to achieve high internal frequencies if the designs logic levels
are too deep.
It is recommended to perform place and route early in the design phase with a preliminary preference file to
gather information about the design.
Tune up your preference file to include all I/O and internal timing paths as appropriate. The Translating
Board Requirements into FPGA Preferences section of this document goes over an appropriate preference
file example.
Establish the pin-out in the preference file. Locating I/O can also be done in the HDL, as well as in synthesis
constraint files.
Push PAR when necessary by running multiple routing iterations and multiple placement iterations.
Revise the preference file as appropriate, especially utilizing multicycle opportunities when possible.
Floorplan the design if necessary (see technical note number TN1010, Lattice Semiconductor Design
Floorplanning).
For Lattice Semiconductor ORCA Series devices, use clock boosting as a last resort, remembering to run
trace hold timing checks on the clock boosted design. Refer to the Clock Boosting section of this document
for more information on clock boosting.
Typical Design Preferences
The full preference language includes many different design constraints from very global preferences to very spe-
cific preferences. To a new user this is a very large list to digest and utilize effectively. Listed here are the recom-
mended preferences that should be applied to all designs. Refer to the Constraints & Preferences section of the
ispLEVER on-line help system for more information on preferences.
相關PDF資料 |
PDF描述 |
|---|---|
| HMC44DRTH-S13 | CONN EDGECARD 88POS .100 EXTEND |
| HMC44DREN-S13 | CONN EDGECARD 88POS .100 EXTEND |
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| ESC65DRTN-S13 | CONN EDGECARD 130POS .100 EXTEND |
| ESC65DRTH-S13 | CONN EDGECARD 130POS .100 EXTEND |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| LFXP3E-4Q208C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 136 IO 1.2 V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3E-4Q208I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 136 IO 1.2 V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3E-4QN208C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 136 IO 1.2 V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3E-4QN208I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 136 IO 1.2 V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3E-4T100C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 62 IO 1.2V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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