參數(shù)資料
型號： LFXP3E-3TN100I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 293/397頁
文件大?。?/td> 0K
描述： IC FPGA 3.1KLUTS 100TQFP
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計(jì)： 55296
輸入/輸出數(shù)： 62
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
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Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-2
As shown in Figure 17-1, input to PLL is CLK (133MHz for DDR NP). The PLL generates pll_mclk (133MHz) and
pll_nclk
(266MHz). The clocks ddr_clk and ddr_clk_n go to DDR memory and are delayed by I/O pad delay
with respect to pll_mclk. The clocks pll_mclk and pll_nclk are internal to the FPGA. Command and
address signals are clocked by a negative edge of pll_mclk. The signal dqs_out acts as a clock for DDR write
and is generated by negative edge of pll_nclk. The signal ddr_dq_out is the DDR write data bus and gener-
ated by positive edge of pll_nclk. The flops ddr_dq_* latch the read data and are clocked by positive edge of
pll_nclk
.
Read Operation
Figure 17-2 shows the timing of the DDR read operation. Table 17-1 describes the timing arcs of the read opera-
tion.
Figure 17-2. Read Timing Diagram
pll_mclk
(inside FPGA)
DQ at DDR
(min case)
DQ at DDR
(max case )
DQ at FPGA
flops (min case)
DQ at FPGA
flops (max case)
ddr_clk
t
AC (max)
t
AC (max )
t
BDD + t PD
t
BDD + t PD
t
BDD + t PD
t
BDD + t PD
t
SKEW
t
SKEW
t
AC (min )t AC (min )
At DDR Interface
Inside FPGA
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PDF描述
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