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參數(shù)資料
| 型號(hào)： | LFXP3C-4T144I |
| 廠(chǎng)商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 151/397頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 3.1KLUTS 100I/O 144-TQFP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 3000 |
| RAM 位總計(jì)： | 55296 |
| 輸入/輸出數(shù)： | 100 |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 安裝類(lèi)型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-TQFP（20x20） |
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
DDR Usage Guide
10-15
Internally the DQS and ADDR/CMD signals are clocked using the primary FPGA clock. Therefore, the user will
need to do a 1/4 (one-quarter) clock transfer from the core logic to the DDR registers. Timing can be hard to meet,
so it is recommended that the user first register these signals with the inverted Clock, so that the transfer from the
core logic to I/O registers will only require a 1/2 (half) clock transfer.
The data DQ and DM needs to be delayed by 90° as it leaves the FPGA. This is to center the data and data mask
relative to the DQS when it reaches the DDR memory. This can be accomplished by inverting the CLK to the DQ
and DM data.
The DM signal is generated using the same clock as the DQ data pin. The memory masks the DQ signals if the DM
pins are driven high.
The tristate control for the data output can also be implemented using the ODDRXB primitive.
Figure 10-16 illustrates how to hook up the ODDRXB primitives and the PLL. The DDR Software Primitives section
describes each of the primitives and its instantiation in more detail. Appendix A and Appendix B provide example
code for implementing the complete I/O section of a memory interface for a LatticeECP/EC or LatticeXP device.
Figure 10-16. Software Primitive Implementation for Memory Write
PLL
CLK
DQS
DQ
Core Logic
CLK
CLKN
CLK + 90
PIO Logic
DDR Memory
Device
dataout_p
dataout_n
CLKP
“0”
DM
ODDRXB
CLK
DA
DB
Q
LSR
Q
ODDRXB
CLK
DA
DB
Q
LSR
ODDRXB
CLK
DA
DB
Q
LSR
ODDRXB
CLK
DA
DB
Q
LSR
ODDRXB
CLK
DA
DB
Q
LSR
ODDRXB
CLK
DA
DB
Q
LSR
“1”
datatri_p
datatri_n
dqstri_p
dqstri_n
(From
User logic)
(From
User logic)
ADDR/
CMD
D
“0”
“1”
D
Q
D
Q
D
Q
D
Q
D
Q
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LFXP3E-4TN144I | IC FPGA 3.1KLUTS 144TQFP |
| LFXP3E-5TN144C | IC FPGA 3.1KLUTS 144TQFP |
| LFXP3C-5TN144C | IC FPGA 3.1KLUTS 100I/O 144-TQFP |
| LFXP3C-4TN144I | IC FPGA 3.1KLUTS 100I/O 144-TQFP |
| DS2411R+T&R | IC SILICON SERIAL NUMBER SOT-23 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFXP3-C-4TN100C | 制造商:Lattice Semiconductor 功能描述:FPGA LatticeXP Family 3000 Cells 360MHz 130nm (CMOS) Technology 1.8V/2.5V/3.3V 100-Pin TQFP Tray |
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| LFXP3C-4TN100I | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 3.1K LUTs 62 IO 1.8/ 2.5/3.3V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3C-4TN144C | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 3.1K LUTs 100 I/O 1.8/2.5/3.3V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP3C-4TN144I | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門(mén)陣列 3.1K LUTs 100 IO 1.8 /2.5/3.3V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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