參數(shù)資料
型號(hào)： LFXP3C-3TN100I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 143/397頁
文件大?。?/td> 0K
描述： IC FPGA 3.1KLUTS 62I/O 100-TQFP
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 3000
RAM 位總計(jì)： 55296
輸入/輸出數(shù)： 62
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
DDR Usage Guide
10-8
IDDRXB
This primitive will implement the input register block. The software defaults to CE Enabled unless otherwise speci-
fied. The ECLK input is used to connect to the DQS strobe coming from the DQS delay block (DQSBUFB primi-
tive). The SCLK input should be connected to the system (FPGA) clock. The SCLK and CE inputs to this primitive
will be used primarily to synchronize the DDR inputs. DDRCLKPOL is an input from the DQS Clock Polarity tree.
This signal is generated by the DQS Transition detect circuit in the hardware. Figure 10-9 shows the primitive sym-
bol and the I/O ports.
Figure 10-9. IDDRXB Symbol
Table 10-6 provides a description of all I/O ports associated with the IDDRXB primitive.
Table 10-6. IDDRXB Ports
Note:
1.
The DDRCLKPOL input to IDDRXB should be connected to the DDRCLKPOL output of DQSBUFB.
ODDRXB
The ODDRXB primitive implements both the write and the tristate functions. This primitive is used to output DDR
data and the DQS strobe to the memory. The CKP and CKN can also be generated using this primitive. All the
DDR output tristate implementations are also implemented using the same primitive.
Figure 10-10 shows the ODDRXB primitive symbol and its I/O ports.
Port Name
I/O
Definition
D
I
DDR data
ECLK
I
The phase shifted DQS should be connected to this input
LSR
I
Reset
SCLK
I
System CLK
CE
I
Clock enable
DDRCLKPOL
I
DDR clock polarity signal
QA
O
Data at the positive edge of the CLK
QB
O
Data at the negative edge of the CLK
IDDRXB
ECLK
LSR
QA
QB
D
SCLK
CE
DDRCLKPOL
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PDF描述
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LFXP3C-4Q208I 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 136 IO 1.8 /2.5/3.3V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP3C-4QN208C 功能描述:FPGA - 現(xiàn)場可編程門陣列 3.1K LUTs 136 IO 1.8 /2.5/3.3V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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