參數(shù)資料
型號： LFXP20E-4FN484I
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 294/397頁
文件大小： 0K
描述： IC FPGA 19.7KLUTS 484FPBGA
標(biāo)準(zhǔn)包裝： 60
系列： XP
邏輯元件/單元數(shù)： 20000
RAM 位總計(jì)： 405504
輸入/輸出數(shù)： 340
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FPBGA（23x23）
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Board Timing Guidelines
Lattice Semiconductor
for the DDR SDRAM Controller IP Core
17-3
Table 17-1. Read Operation Timing Arcs
Set-up Time Calculation for the Data Input (Max. Case)
The DDR Controller IP core uses the positive edge of pll_nclk to latch in the data.
Table 17-1 timing arcs are used to calculate the following:
Max. delay of clock to ddr_dq_in flops = tFPGA_CLK (max) + (tCK * 1/2) - tSKEW - tFDS
Max. delay of DDR read data to ddr_dq_in flops = tDDR_CLK (max) + tBDC + tAC (max) + tBDD + tPD
To meet set-up time at ddr_dq_in flops, Clock Delay - Data Delay > 0
Therefore:
tFPGA_CLK (max) + (tCK * 1/2) - tSKEW - tFDS - tDDR_CLK (max) - tBDC - tAC (max) - tBDD - tPD > 0
Isolating the board delays, we get:
(tBDD + tBDC) < tFPGA_CLK (max) + (tCK * 1/2) - tSKEW - tFDS - tDDR_CLK (max) - tAC (max) - tPD
(tBDD + tBDC) < 3.75 - 0.3 - 3.195 - 2.47 + 2.935 - 0.75 - 0.0
(tBDD + tBDC) < -0.03 ns
Hold Time Calculation for the Data Input (Min. Case)
As shown in Figure 17-2, the min data is available at DDR output pins after tAC (min) time from the rising edge of
ddr_clk
. Since tAC (min) is generally a negative number, data appears before the rising edge. This data will incur
board delay (tBDD) and propagation delay from FPGA input pad to the flip-flop input pin (tPD).
Min. Delay of DDR read Data = tDDR_CLK (min) + tBDC + tAC (min) + tBDD + tPD
Symbol
Description
Example:
DDR-NP on ORCA 4
tCK
Clock period of ddr_clk
7.5ns
tDDR_CLK (max)
Delay from the CLK input of the FPGA to the ddr_clk pad including Feedback
compensation (Clock Path Delay - Feedback Path).
2.471
tDDR_CLK (min)
Delay from the CLK input of the FPGA to the ddr_clk pad including Feedback
compensation (Clock Path Delay - Feedback Path).
1.1381
tBDC
Board delay of ddr_clk from FPGA to DDR SDRAM.
—
tAC(MAX)
Time from the rising edge of ddr_clk after which the data is available at DDR
output pins (max.).
0.75ns
tAC(MIN)
Time from the rising edge of ddr_clk after which the data is available at DDR
output pins (min.).
-0.75ns
tBDD
Board delay from DDR SDRAM data pad to the FPGA ddr_dq pad.
—
tPD
Propagation delay from FPGA input pad to the ddr_dq_in flip-flop input pin (Data
Path Delay).
0.0ns1
tFDS
Set-up time required by the ddr_dq_in flip-flop (INREG_SET).
3.195ns1
tFDH
Hold time required by the ddr_dq_in flip-flop (INREG_HLD).
-1.609ns1
tSKEW
Skew of the PLL.
0.3ns
tFPGA_CLK (max)
Delay from the CLK input of the FPGA to the ddr_dq_in flip-flop clock input includ-
ing feedback compensation (Clock Out Path Delay - Feedback Path).
2.935ns1
tFPGA_CLK (min)
Delay from the CLK input of the FPGA to the ddr_dq_in flip-flop clock input includ-
ing feedback compensation (Clock Out Path Delay - Feedback Path).
1.239ns1
1. tFPGA_CLK, tDDR_CLK, tPD and tFDS can be easily obtained from the PNR time reports.
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