參數(shù)資料
型號： LFXP15E-4F256C
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 277/397頁
文件大小： 0K
描述： IC FPGA 15.5KLUTS 188I/O 256-BGA
標準包裝： 90
系列： XP
邏輯元件/單元數(shù)： 15000
RAM 位總計： 331776
輸入/輸出數(shù)： 188
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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Lattice Semiconductor FPGA
Lattice Semiconductor
Successful Place and Route
16-4
This particular example shows a 99.0% coverage. The way to find unconstrained paths is to run Trace with the
“Check Unconstrained Paths” checkbox selected. This will give a list of all of the signals that are not covered under
timing analysis. In some designs, many of these signals are a common ground net that indeed does not need to be
constrained. Designers should understand this point and use Trace (the ispLEVER static timing analysis tool) to
check unconstrained paths to make sure they are not missing any design paths that are timing critical.
Also, note the timing score shown in Figure 16-1. The timing score shows the total amount of error (in picoseconds)
for all timing preferences constraining the design. PAR attempts to minimize the timing score, PAR does not
attempt to maximize frequency.
The above discussion can be summarized by the following single equality:
Quality of Preference File = Quality of PAR Results
Translating Board Requirements into FPGA Preferences
Understanding the system board level timing and design constraints is the primary requirement for producing a
complete preference file. As a result, the major requirements such as clock frequency, I/O timing and loads can be
translated into the appropriate preference statements in a constraint file.
The following exercise will provide an example on how to extract preferences from system conditions.
Figure 16-2 shows an example system involving the interface between a port controller and a Lattice Semiconduc-
tor FPGA.
Figure 16-2. Interface Timing Example
In the system above, several parameters have already been provided:
System clock frequency: period (P): 30 ns.
Port controller maximum output propagation delay (PDMAXp): 18ns.
Port controller minimum output propagation delay (PDMINp): 3 ns.
Port controller input setup specification (TSp): 5 ns.
Port controller input hold specification (THp): 3 ns.
Max board propagation delay (PDMAXb): 6 ns.
Min board propagation delay (PDMINb): 1 ns.
Port controller to FPGA device clock skew and vice versa (Tskew): 1 ns.
Port
Controller
Lattice
FPGA
PCB traces
3 ns to 18 ns clk to out,
5 ns setup, 3 ns hold
Board propagation
delay of 1 ns to 2 ns
clk
5 pf parasitic board capacitance
9 pf input capacitance,
60 pf AC load
9 pf input capacitance
Chip to chip clock skew of 1 ns
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