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參數(shù)資料
| 型號： | LFXP15E-3FN388C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 233/397頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 15.4KLUTS 388FPBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 15000 |
| RAM 位總計(jì)： | 331776 |
| 輸入/輸出數(shù)： | 268 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 388-BBGA |
| 供應(yīng)商設(shè)備封裝： | 388-FPBGA（23x23） |
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13-9
Lattice Semiconductor
LatticeXP sysCONFIG Usage Guide
ispJTAG Pins
The ispJTAG pins are standard IEEE 1149.1 TAP (Test Access Port) pins. The ispJTAG pins are dedicated pins and
are always accessible when the LatticeXP device is powered up. When programming the SRAM via ispJTAG the
dedicated programming pins, such as DONE, cannot be used to determine programming progress. This is because
the state of the boundary scan cell will drive the pin, per JTAG 1149.1, rather than normal internal logic.
TDO
The Test Data Output pin is used to shift out serial test instructions and data. When TDO is not being driven by the
internal circuitry, the pin will be in a high impedance state.
TDI
The Test Data Input pin is used to shift in serial test instructions and data. An internal pull-up resistor on the TDI pin
is provided. The internal resistor is pulled up to VCCJ.
TMS
The Test Mode Select pin controls test operations on the TAP controller. On the falling edge of TCK, depending on
the state of TMS, a transition will be made in the TAP controller state machine. An internal pull-up resistor on the
TMS pin is provided. The internal resistor is pulled up to VCCJ.
TCK
The test clock pin, TCK, provides the clock to run the TAP controller, which loads and unloads the data and instruc-
tion registers. TCK can be stopped in either the high or low state and can be clocked at frequencies up to the fre-
quency indicated in the device data sheet. The TCK pin supports the value is shown in the DC parameter table of
the data sheet. The TCK pin does not have a pull-up. A pull-down on the PCB of 4.7 K is recommended to avoid
inadvertent clocking of the TAP controller as VCC ramps up.
Optional TRST
Test Reset, TRST, in not supported on the LatticeXP device.
VCCJ
JTAG VCC (VCCJ) supplies independent power to the JTAG port to allow chaining with other JTAG devices at a com-
mon voltage. VCCJ must be connected even if JTAG is not used. This voltage may also power the JTAG download
cable. Valid voltage levels are 3.3V, 2.5V, 1.8V, 1.5V, and 1.2V.
Please see In-System Programming Design Guidelines for ispJTAG Devices, available on the Lattice web site at
www.latticesemi.com, for further JTAG chain information.
Configuration and JTAG Voltage Levels
All of the control pins and programming pins default to LVCMOS. CFG and PROGRAMN are linked to VCC (core);
TCK, TDI, TDO, and TMS track VCCJ; all other pins track the VCCIO for that pin.
Configuration Modes and Options
The LatticeXP device supports several configuration modes, utilizing serial or parallel data inputs, as well as self-
configuration. On power up, or upon driving the PROGRAMN pin low, the CFG[1:0] pins are sampled to determine
the mode that will be used to configure the LatticeXP device. The CFG pins are generally hard wired on the PCB
and determine which port the device will use to retrieve its configuration data. CONFIG_MODE is a programmable
option accessed via preferences in Lattice ispLEVER design software, or as HDL source file attributes, and allow
the user to protect the configuration pins from accidental use by the user or the place-and-route software.
Table 13-7 shows the mode, CFG[1:0], and the software CONFIG_MODE parameter. The following sections break-
down each configuration mode.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LT1764AET | IC REG LDO ADJ 3A TO220-5 |
| GCB75DHAT | CONN EDGECARD 150PS R/A .050 SLD |
| ACM36DTMN | CONN EDGECARD 72POS R/A .156 SLD |
| ACM36DTMH | CONN EDGECARD 72POS R/A .156 SLD |
| ACM36DTMD | CONN EDGECARD 72POS R/A .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFXP15E-3FN388I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 268 IO 1. 2V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP15E-3FN484C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 1.2V -3 S pd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP15E-3FN484I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 1.2V -3 S pd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP15E-4F256C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 188 IO 1. 2V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP15E-4F256I | 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 188 IO 1. 2V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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