參數(shù)資料
型號(hào)： LFXP15C-3FN256I
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 191/397頁(yè)
文件大小： 0K
描述： IC FPGA 15.4KLUTS 256FPBGA
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 15000
RAM 位總計(jì)： 331776
輸入/輸出數(shù)： 188
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-14
LFEC6/LFXP6 and smaller devices have limited routing resources and can implement a maximum of nine second-
ary clocks per device.
Figure 11-11. Primary Clock and Secondary Clock/CE/LSR Distribution
Dynamic Clock Selection (DCS)
DCS is a global clock buffer incorporating a smart multiplexer function that takes two independent input clock
sources and avoids glitches or runt pulses on the output clock, regardless of when the enable signal is toggled. The
DCS blocks are located in pairs at the center of each side of the device. Thus, there are eight of them in every
device.
Table 11-5. DCS I/O
I/O
Name
Description
Input
SEL
Input Clock Select
CLK0
Primary Clock Input 0
CLK1
Primary Clock Input 1
Output
DCSOUT
To Primary Clock
Primary Clock
25
:1
Secondary Clock
/CE/LSR
4
3
PFU
CLK(0:3)
PCLK0
PCLK1
PCLK2
PCLK3
SCLK0/CE/LSR
SCLK2/CE/LSR
SCLK3/CE/LSR
SCLK1/CE/LSR
3
20
:1
PFU
CE(0:3)
PFU
LSR(0:3)
3
Secondary Clock/CE/LSR Net
20
:1
Local
Secondary Clock
/CE/LSR
Secondary Clock
/CE/LSR
Primary Clock Net
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PDF描述
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