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參數(shù)資料
| 型號(hào)： | LFXP10E-4FN256C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 187/397頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 9.7KLUTS 188I/O 256-BGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 10000 |
| RAM 位總計(jì)： | 221184 |
| 輸入/輸出數(shù)： | 188 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 256-BGA |
| 供應(yīng)商設(shè)備封裝： | 256-FPBGA（17x17） |
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LatticeECP/EC and LatticeXP
Lattice Semiconductor
sysCLOCK PLL Design and Usage Guide
11-11
fINMIN = ((fVCOMIN / (V*N))*M, if below 25 * M round up to 25 * M
(9)
From the loop:
fINMAX = fPFDMAX * M = 420 * M
(10)
Assume fINMAX = 420
Equation (6) becomes:
fINMAX = (fVCOMAX / (V*N))*M, if above 420 round down to 420
(11)
From equation (1):
fOUTMIN = fINMIN * (N/M), if below 25 * N round up to 25 * N
(12)
fOUTMAX = fINMAX * (N/M), if above 420 round down to 420
(13)
fOUTKMIN = fOUTMIN / K
fOUTKMAX = fOUTMAX / K
Clock Distribution in LatticeECP/EC and LatticeXP
The clock inputs are selected from external I/Os, the sysCLOCK PLLs or general routing. These clock inputs are
fed through the chip via a clock distribution system.
LatticeECP/EC and LatticeXP devices provide a quadrant-based primary and secondary clock structure.
Primary Clock Sources and Distribution
Each quadrant has four primary clock nets: CLK0, CLK1, CLK2 and CLK3. CLK2 and CLK3 provide dynamic clock
selection (DCS) capability. Figure 11-8 illustrates the block diagram of the primary clock distribution.
Figure 11-8. Primary Clocks and Center Switch Boxes
Note: Two PLLs are available in LatticeECP/EC/XP-6 or smaller devices.
Primary Clocks in Center Switch Box
PLL*: For LatticeECP/EC/XP-10 and larger devices
QUADRANT TL
QUADRANT TR
QUADRANT BL
QUADRANT BR
PCLKT7
PCLKT2
PLL*
CLKOP
CLKOS
CLKOK
PLL
CLKOP
CLKOS
CLKOK
PLL*
CLKOP
CLKOS
CLKOK
PLL
CLKOP
CLKOS
CLKOK
General
Routing
General
Routing
CLK0
CLK1
CLK2
CLK3
DCS
16:1
DCS
CLK3
CLK2
CLK1
CLK0
General
Routing
General
Routing
CLK0
CLK1
CLK2
CLK3
16:1
12:1 12:1 12:1 12:1
DCS
16:1
CLK3
CLK2
CLK1
CLK0
16:1
12:1 12:1 12:1 12:1
DCS
PCLKT0
PCLKT5
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RSA43DTMH | CONN EDGECARD 86POS R/A .125 SLD |
| LFXP10E-3F256I | IC FPGA 9.7KLUTS 188I/O 256-BGA |
| RMA43DTMH | CONN EDGECARD 86POS R/A .125 SLD |
| LFXP10C-4FN256C | IC FPGA 9.7KLUTS 188I/O 256-BGA |
| RSA43DTMD | CONN EDGECARD 86POS R/A .125 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFXP10E-4FN256I | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 9.7K LUTs 188 IO 1.2 V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10E-4FN388C | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 9.7K LUTs 244 IO 1.2 V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10E-4FN388I | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 9.7K LUTs 244 IO 1.2 V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10E-5F256C | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 9.7K LUTs 188 IO 1.2 V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10E-5F256CES | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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