參數(shù)資料
型號(hào)： LFXP10E-3F388C
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 283/397頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 9.7KLUTS 244I/O 388-BGA
標(biāo)準(zhǔn)包裝： 60
系列： XP
邏輯元件/單元數(shù)： 10000
RAM 位總計(jì)： 221184
輸入/輸出數(shù)： 244
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 388-BBGA
供應(yīng)商設(shè)備封裝： 388-FPBGA（23x23）
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Lattice Semiconductor FPGA
Lattice Semiconductor
Successful Place and Route
16-9
Figure 16-6. CLOCK_TO_OUT with PLL
Figure 16-7. Trace Report for CLOCK_TO_OUT with PLL
PIO
ip_macclk
rxseln
FB
CLKI
MCLK
ULPPL
CPDEL = 8.25
DPDEL = 3.17 ns
FBDEL1 = 3.38
ip_macclk_c
FBDEL0 = 0.424 ns
Logic
================================================================================
Preference: CLOCK_TO_OUT ALLPORTS 7.000000 ns CLKPORT "ip_macclk" ;
2 items scored, 0 timing errors detected.
--------------------------------------------------------------------------------
Passed:
The following path meets requirements by 0.681ns
Logical Details:
Cell type
Pin type
Cell name
(clock net +/-)
Source:
IO-FF Out
Q
ppl3_rx5_1_rxselnio
(from macclk +)
Destination:
Port
Pad
rxseln
Data Path Delay:
3.164ns
(100.0% logic, 0.0% route), 1 logic levels.
Clock Path Delay:
8.249ns
(19.6% logic, 80.4% route), 2 logic levels.
Constraint Details:
8.249ns delay ip_macclk to rxseln less
5.094ns feedback compensation
3.164ns delay rxseln to rxseln (totaling 6.319ns) meets
7.000ns offset ip_macclk to rxseln by 0.681ns
Physical Path Details:
Clock path ip_macclk to rxseln:
Name
Fanout
Delay (ns)
Site
Resource
IN_DEL
---
1.192
C17.PAD to
C17.INDD ip_macclk
ROUTE
1
3.235
C17.INDD to
ULPPLL.CLKIN ip_macclk_c
MCLK_DEL
---
0.424
ULPPLL.CLKIN to
ULPPLL.MCLK v_io_ppl3_tx4_1/mtppll_mac/macpll_0_0
ROUTE
141
3.398
ULPPLL.MCLK to
F32.SC macclk
--------
8.249
(19.6% logic, 80.4% route), 2 logic levels.
Data path rxseln to rxseln:
Name
Fanout
Delay (ns)
Site
Resource
OUTREGF_DE
---
3.164
F32.SC to
F32.PAD rxseln (from macclk)
--------
(100.0% logic, 0.0% route), 1 logic levels.
Feedback path:
Name
Fanout
Delay (ns)
Site
Resource
MCLK_DEL
---
0.424
ULPPLL.CLKIN to
ULPPLL.MCLK v_io_ppl3_tx4_1/mtppll_mac/macpll_0_0
ROUTE
141
3.380
ULPPLL.MCLK to
ULPPLL.FB macclk
--------
3.804
(11.1% logic, 88.9% route), 1 logic levels.
Report:
6.319ns is the minimum offset for this preference.
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PDF描述
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