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參數資料
| 型號： | LFXP10C-4FN388C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數： | 354/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 9.7KLUTS 244I/O 388-BGA |
| 標準包裝： | 60 |
| 系列： | XP |
| 邏輯元件/單元數： | 10000 |
| RAM 位總計： | 221184 |
| 輸入/輸出數： | 244 |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 388-BBGA |
| 供應商設備封裝： | 388-FPBGA（23x23） |
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Table of Contents
Lattice Semiconductor
LatticeXP Family Handbook
5
LatticeECP/EC and LatticeXP sysCLOCK PLL Design and Usage Guide
Introduction ...................................................................................................................................................... 11-1
Features ........................................................................................................................................................... 11-1
Functional Description...................................................................................................................................... 11-1
PLL Divider and Delay Blocks................................................................................................................. 11-1
PLL Inputs and Outputs .......................................................................................................................... 11-2
PLL Attributes.......................................................................................................................................... 11-3
LatticeECP/EC and LatticeXP PLL Primitive Definitions.................................................................................. 11-4
PLL Attributes Definitions........................................................................................................................ 11-4
Dynamic Delay Adjustment ..................................................................................................................... 11-6
PLL Usage in IPexpress................................................................................................................................... 11-7
Including sysCLOCK PLLs in a Design................................................................................................... 11-7
IPexpress Usage..................................................................................................................................... 11-7
EHXPLLB Example Projects ................................................................................................................... 11-9
Equations for Generating Input and Output Frequency Ranges .................................................................... 11-10
fVCO Constraint ..................................................................................................................................... 11-10
fPFD Constraint ...................................................................................................................................... 11-10
Clock Distribution in LatticeECP/EC and LatticeXP ....................................................................................... 11-11
Primary Clock Sources and Distribution................................................................................................ 11-11
Clock Net Preferences ................................................................................................................................... 11-12
Primary-Pure and Primary-DCS............................................................................................................ 11-12
Global Primary Clock and Quadrant Primary Clock .............................................................................. 11-12
Secondary Clock Sources and Distribution........................................................................................... 11-13
Limitations on Secondary Clock Availability.......................................................................................... 11-13
Dynamic Clock Selection (DCS) .................................................................................................................... 11-14
DCS Waveforms ................................................................................................................................... 11-15
Use of DCS with PLL ............................................................................................................................ 11-17
Other Design Considerations ......................................................................................................................... 11-17
Jitter Considerations ............................................................................................................................. 11-17
Simulation Limitations ........................................................................................................................... 11-17
PCB Layout Recommendations for VCCPLL and GNDPLL if Separate Pins are Available ................. 11-18
DCS Usage with Verilog........................................................................................................................ 11-18
DCS Usage with VHDL .................................................................................................................................. 11-18
Technical Support Assistance........................................................................................................................ 11-19
Revision History ............................................................................................................................................. 11-19
Appendix A. Clock Preferences ..................................................................................................................... 11-20
ASIC...................................................................................................................................................... 11-20
FREQUENCY........................................................................................................................................ 11-20
MAXSKEW............................................................................................................................................ 11-20
MULTICYCLE ....................................................................................................................................... 11-20
PERIOD ................................................................................................................................................ 11-20
PROHIBIT ............................................................................................................................................. 11-20
CLOCK_TO_OUT ................................................................................................................................. 11-20
INPUT_SETUP ..................................................................................................................................... 11-21
PLL_PHASE_BACK.............................................................................................................................. 11-21
Power Estimation and Management for LatticeECP/EC and LatticeXP Devices
Introduction ...................................................................................................................................................... 12-1
Power Supply Sequencing and Hot Socketing................................................................................................. 12-1
Power Calculator Hardware Assumptions........................................................................................................ 12-1
Power Calculator.............................................................................................................................................. 12-1
Power Calculator Equations.................................................................................................................... 12-2
Starting the Power Calculator ................................................................................................................. 12-3
Starting a Power Calculator Project ........................................................................................................ 12-5
Power Calculator Main Window .............................................................................................................. 12-6
相關PDF資料 |
PDF描述 |
|---|---|
| LFXP10C-4F388C | IC FPGA 9.7KLUTS 244I/O 388-BGA |
| LT1175IT-5 | IC REG LDO -5V .5A TO220 |
| MIC5259-2.85YD5 TR | IC REG LDO 2.85V .3A TSOT23-5 |
| MIC5255-3.3YML TR | IC REG LDO 3.3V .15A 6-MLF |
| LT1529CQ#TRPBF | IC REG LDO ADJ 3A DDPAK-5 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| LFXP10C-4FN388I | 功能描述:FPGA - 現場可編程門陣列 9.7K LUTs 244 IO 1.8 /2.5/3.3V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10C-5F256C | 功能描述:FPGA - 現場可編程門陣列 9.7K LUTs 188 I/O 1.8/2.5/3.3V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10C-5F256CES | 功能描述:FPGA - 現場可編程門陣列 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10C-5F388C | 功能描述:FPGA - 現場可編程門陣列 9.7K LUTs 244 I/O 1.8/2.5/3.3V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10C-5F388CES | 功能描述:FPGA - 現場可編程門陣列 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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