參數(shù)資料
型號(hào)： LFXP10C-4FN256C
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 228/397頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 9.7KLUTS 188I/O 256-BGA
標(biāo)準(zhǔn)包裝： 90
系列： XP
邏輯元件/單元數(shù)： 10000
RAM 位總計(jì)： 221184
輸入/輸出數(shù)： 188
電源電壓： 1.71 V ~ 3.465 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 256-BGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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13-4
Lattice Semiconductor
LatticeXP sysCONFIG Usage Guide
During SRAM configuration from an external device INITN going low indicates that the SRAM is being initialized;
INITN going high indicates that the FPGA is ready to accept configuration data. To delay configuration the INITN
pin can be held low externally. The device will not enter configuration mode as long as the INITN pin is held low.
After configuration has started INITN is used to indicate a bitstream error. The INITN pin will be driven low if the
calculated CRC and the configuration data CRC do not match; DONE will then remain low and the LatticeXP will
not wake up.
During SRAM configuration from on-chip Flash INITN is not used or monitored and is driven low.
When programming on-chip Flash the INITN pin is only used to indicate an error during erase or program. If an
error occurs INITN will be driven low. During Flash Direct programming an error will prevent the FPGA from config-
uring from the Flash, during Flash Background programming an error will not affect the configuration already run-
ning in SRAM.
DONE
The DONE pin is a dedicated bi-directional open drain with a weak pull-up (default), or an actively driven pin.
DONE will be driven low when the device is in configuration mode and the internal DONE bit is not programmed.
When the INITN and PROGRAMN pins go high (or in the case of SDM just PROGRAMN goes high), and the inter-
nal DONE bit is programmed, the DONE pin will be released (or driven high, if it is an actively driven pin). The
DONE pin can be held low externally and, depending on the wake-up sequence selected, the device will not
become functional until the DONE pin is externally brought high.
Reading the DONE bit is a good way for an external device to tell if the FPGA is configured.
When using JTAG to configure SRAM the DONE pin is driven by the boundary scan cell, so the state of the DONE
pin has no meaning during JTAG configuration.
CCLK
CCLK is a dedicated bi-directional pin; direction depends on whether a Master or Slave mode is selected. If a Mas-
ter mode is selected via the CFG pins, the CCLK pin will become an output pin; otherwise CCLK is an input pin.
If the CCLK pin becomes an output, the internal programmable oscillator is connected to the CCLK and is driven
out to slave devices. CCLK will stop 120 clock cycles after the DONE pin is brought high and the device wake-up
sequence completed. The extra clock cycles ensure that enough clocks are provided to wake-up other devices in
the chain. When stopped, CCLK becomes an input (tri-stated output). CCLK will restart (become an output) on the
next configuration initialization sequence.
The MCCLK_FREQ parameter (see ispLEVER software documentation) controls the CCLK master frequency (see
Table 13-3). Until changed during configuration CCLK will be 2.5 MHz. One of the first things loaded during config-
uration is the MCCLK_FREQ parameter; once this parameter is loaded the frequency changes to the selected
value using a glitchless switch. Care should be exercised not to exceed the frequency specification of the slave
devices or the signal integrity capabilities of the PCB layout.
Table 13-3. Master Clock Frequency Selections
CCLK (MHz)
2.5
13
45
4.3
15
51
5.4
20
55
6.9
26
60
8.1
30
130
9.2
34
-
10.0
41
-
Note: Default is the lowest frequency, 2.5 MHz.
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PDF描述
RSA43DTMD CONN EDGECARD 86POS R/A .125 SLD
LFXP10C-3FN256I IC FPGA 9.7KLUTS 188I/O 256-BGA
RMA43DTMD CONN EDGECARD 86POS R/A .125 SLD
RSA43DTBN CONN EDGECARD 86POS R/A .125 SLD
LT1020CSW IC REG LDO ADJ 125MA 16-SOIC
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參數(shù)描述
LFXP10C-4FN256I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 9.7K LUTs 188 IO 1.8 /2.5/3.3V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10C-4FN388C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 9.7K LUTs 244 IO 1.8 /2.5/3.3V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10C-4FN388I 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 9.7K LUTs 244 IO 1.8 /2.5/3.3V -4 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10C-5F256C 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 9.7K LUTs 188 I/O 1.8/2.5/3.3V -5 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
LFXP10C-5F256CES 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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