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參數(shù)資料
| 型號： | LFXP10C-3F256I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 248/397頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 9.7KLUTS 188I/O 256-BGA |
| 標準包裝： | 90 |
| 系列： | XP |
| 邏輯元件/單元數(shù)： | 10000 |
| RAM 位總計： | 221184 |
| 輸入/輸出數(shù)： | 188 |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 256-BGA |
| 供應商設備封裝： | 256-FPBGA（17x17） |
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14-3
Lattice Semiconductor
Lattice ispTRACY Usage Guide
Table 14-2. ispTRACY Core Generator Features and Descriptions
Feature
Description
Number of Core
The number of ispLA(s) in an XPGA can be either 1, 2, 3, ..., or 16. The ispLA needs to be
configured before use. After [Generate] button is clicked, the ispTRACY software will gen-
erate the required logic for each ispLA based on its own configuration.
ispTRACY Core
Lists the ispLA.
Size Comparison Logic
The comparison logic can compare the trigger bus with the patterns setting by the user.
This field needs to be ON for ">", ">=", "<", "<=" comparison. If it's OFF, only = (equal) and
<> (not equal) comparison can be preformed.
Event Counter Size
This field configures the size of the event counter. If this field is 8, the counter can be set to
the value from 1 to 255. If this field is 16, the counter can be set to the value from 1 to
65535. If this field is "None", the counter logic is removed (i.e. counter value N always
equal 1). If the counter value is set to N, then when the pattern occurs N times, the corre-
sponding event will be TRUE.
Trigger Same as Trace
If this is ON, the trace bus and trigger bus are the same bus. If this is OFF, the trace bus
and trigger bus are different and they can have different bus sizes.
Trigger Bus Size
This specifies the trigger bus size. It can be 4, 5, 6, ..., up to 128.
Trace Bus Size
This specifies the trace bus size. It can be a multiple of 8 up to 256 (i.e. 8, 16, 24, 32,
40,..., up to 256).
Trace Memory Depth
This is the depth of the trace memory. It defines the number of trace bus samples that
ispLA can capture. This field can be set be set to 512, 1024, 2048, or 4096. It can also be
set to 256 if the trace bus size is a multiple of 16 (i.e. 16, 32, 48, etc.).
Sample_After_Trigger Mode Logic
The field causes the Sample_After_Trigger mode logic to be removed or not. If this is ON,
the trace mode can be set to "One Shot" mode or "Sample After Trigger" mode.
If this is OFF, the trace can only be running at "One Shot" mode. When this logic is turned
off, the ispLA will use less logic.
Number of Edge Trigger Signals
The trigger bus signals can be either edge sensitive signals or level sensitive signals. The
level sensitive trigger signals can only be set to 0, 1 or X (don't care). The edge sensitive
trigger signals can be set to 0, 1, X, R (rising edge), F (falling edge) or B (both edges).
This field specifies the number of edge sensitive trigger signals.
Number of Level Trigger Signals
This field specifies the number of level sensitive trigger signals. Note that (Number of
Edge Trigger Signals) + (Number of Level Trigger Signals) = (Trigger Bus Size).
Trigger Input Logic
This specifies if the "Trigger Input" logic exists. If this field is "None", the logic will be
removed and the trigger condition can only be set using EV0 and EV1.
If this field is set to "Pin" the trigger input logic exists and the trigger input should come
from an ispXPGA device I/O pin. The trigger input can be set to either active low or active
high.
Trigger Output Logic
This specifies if the "Trigger Output" logic exists. If this field is "None", the logic will be
removed. If this field is set to "Pin" the trigger output logic exists and the trigger output
should go out through an XPGA device I/O pin. If this is set to "ispLA", the trigger output
will be connected to the trigger input of other ispLAs.
You must choose "Trigger Input Logic" of the other ispLAs to be this ispLA. Same as the
trigger input, the trigger output can be set to either active low or active high.
At least one ispLA should have this option set to "Pin."
Generate
Generates the core.
Cancel
Cancels the action and closes the dialog box without saving any changes.
Help
Displays online Help topics for this dialog box.
相關PDF資料 |
PDF描述 |
|---|---|
| RSA43DTMN | CONN EDGECARD 86POS R/A .125 SLD |
| LFXP10E-3FN256I | IC FPGA 9.7KLUTS 256FPBGA |
| RMA43DTMN | CONN EDGECARD 86POS R/A .125 SLD |
| LT1764AEQ-3.3 | IC REG LDO 3.3V 3A DDPAK-5 |
| LT1764AEQ-2.5 | IC REG LDO 2.5V 3A DDPAK-5 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| LFXP10C-3F256IES | 功能描述:FPGA - 現(xiàn)場可編程門陣列 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10-C-3F388C | 制造商:Lattice Semiconductor 功能描述:FPGA LatticeXP Family 10000 Cells 320MHz 130nm (CMOS) Technology 1.8V/2.5V/3.3V 388-Pin FBGA Tray |
| LFXP10C-3F388C | 功能描述:FPGA - 現(xiàn)場可編程門陣列 9.7K LUTs 244 I/O 1.8/2.5/3.3V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10C-3F388CES | 功能描述:FPGA - 現(xiàn)場可編程門陣列 RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFXP10-C-3F388I | 制造商:Lattice Semiconductor 功能描述:FPGA LatticeXP Family 10000 Cells 320MHz 130nm (CMOS) Technology 1.8V/2.5V/3.3V 388-Pin FBGA Tray |
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