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參數(shù)資料
| 型號： | LFECP33E-3FN672I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 113/163頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA 32.8KLUTS 672FPBGA |
| 產(chǎn)品培訓(xùn)模塊： | LatticeECP3 Introduction |
| 標(biāo)準包裝： | 40 |
| 系列： | ECP |
| 邏輯元件/單元數(shù)： | 32800 |
| RAM 位總計： | 434176 |
| 輸入/輸出數(shù)： | 496 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-FPBGA（27x27） |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁當(dāng)前第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁
3-17
DC and Switching Characteristics
LatticeECP/EC Family Data Sheet
tSUCE_EBR
Clock Enable Setup Time to EBR Output
Register
0.18
—
0.21
—
0.25
—
ns
tHCE_EBR
Clock Enable Hold Time to EBR Output Register
-0.14
—
-0.17
—
-0.20
—
ns
tRSTO_EBR
Reset To Output Delay Time from EBR Output
Register
—
1.47
—
1.76
—
2.05
ns
PLL Parameters
tRSTREC
Reset Recovery to Rising Clock
1.00
—
1.00
—
1.00
—
ns
tRSTSU
Reset Signal Setup Time
1.00
—
1.00
—
1.00
—
ns
DSP Block Timing2, 3
tSUI_DSP
Input Register Setup Time
-0.38
—
-0.30
—
-0.23
—
ns
tHI_DSP
Input Register Hold Time
0.71
—
0.86
—
1.00
—
ns
tSUP_DSP
Pipeline Register Setup Time
3.31
—
3.98
—
4.64
—
ns
tHP_DSP
Pipeline Register Hold Time
0.71
—
0.86
—
1.00
—
ns
tSUO_DSP
4
Output Register Setup Time
5.54
—
6.64
—
7.75
—
ns
tHO_DSP
4
Output Register Hold Time
0.71
—
0.86
—
1.00
—
ns
tCOI_DSP
4
Input Register Clock to Output Time
—
7.50
—
9.00
—
10.50
ns
tCOP_DSP
4
Pipeline Register Clock to Output Time
—
4.66
—
5.60
—
6.53
ns
tCOO_DSP
Output Register Clock to Output Time
—
1.47
—
1.77
—
2.06
ns
tSUADSUB
AdSub Input Register Setup Time
-0.38
—
-0.30
—
-0.23
—
ns
tHADSUB
AdSub Input Register Hold Time
0.71
—
0.86
—
1.00
—
ns
1. Internal parameters are characterized but not tested on every device.
2. These parameters apply to LatticeECP devices only.
3. DSP Block is configured in Multiply Add/Sub 18 x 18 Mode.
4. These parameters include the Adder Subtractor block in the path.
Timing v.G 0.30
LatticeECP/EC Internal Switching Characteristics (Continued)
Over Recommended Operating Conditions
Parameter
Description
-5
-4
-3
Units
Min.
Max.
Min.
Max.
Min.
Max.
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PDF描述 |
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參數(shù)描述 |
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