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參數資料
| 型號： | LFECP15E-5F900I |
| 廠商： | Lattice Semiconductor Corporation |
| 英文描述： | 12-Bit 66 kSPS ADC Ser. Out, Pgrmable MSB/LSB First, Pgrmable Power Down/Output Data Length, 11 Ch. 20-PDIP |
| 中文描述： | LatticeECP / EC的系列數據手冊 |
| 文件頁數： | 13/117頁 |
| 文件大小： | 557K |
| 代理商： | LFECP15E-5F900I |
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2-10
Architecture
Lattice Semiconductor
LatticeECP/EC Family Data Sheet
adjustment and not relock until the t
allows the user to adjust the phase and duty cycle of the CLKOS output.
LOCK
parameter has been satis
fi
ed. Additionally, the phase and duty cycle block
The sysCLOCK PLLs provide the ability to synthesize clock frequencies. Each PLL has four dividers associated
with it: input clock divider, feedback divider, post scalar divider and secondary clock divider. The input clock divider
is used to divide the input clock signal, while the feedback divider is used to multiply the input clock signal. The post
scalar divider allows the VCO to operate at higher frequencies than the clock output, thereby increasing the fre-
quency range. The secondary divider is used to derive lower frequency outputs.
Figure 2-11. PLL Diagram
Figure 2-12 shows the available macros for the PLL. Table 2-5 provides signal description of the PLL Block.
Figure 2-12. PLL Primitive
VCO
CLKOS
CLKOK
LOCK
RST
CLKFB
(from CLKOP,
clock net or
external pin)
Dynamic Delay Adjustment
Input Clock
Divider
(CLKI)
Feedback
Divider
(CLKFB)
Post Scalar
Divider
(CLKOP)
Phase/Duty
Select
Secondary
Clock
Divider
(CLKOK)
Delay
Adjust
Voltage
Controlled
Oscillator
CLKI
(from routing or
external pin)
CLKOP
EPLLB
CLKOP
CLKI
CLKFB
LOCK
EHXPLLB
CLKOS
CLKI
CLKFB
CLKOK
LOCK
RST
CLKOP
DDAIZR
DDAILAG
DDA MODE
DDAIDEL[2:0]
DDAOZR
DDAOLAG
DDAODEL[2:0]
相關PDF資料 |
PDF描述 |
|---|---|
| LFECP15E-5Q208I | LatticeECP/EC Family Data Sheet |
| LFECP15E-5T100C | Enhanced Product 12-Bit Analog-To-Digital Converter W/ Serial Control And 11 Analog Input 20-SSOP -55 to 125 |
| LFECP15E-5T100I | Enhanced Product 12-Bit Analog-To-Digital Converter W/ Serial Control And 11 Analog Input 20-SOIC -40 to 125 |
| LFECP15E-5T144C | Enhanced Product 12-Bit Analog-To-Digital Converter W/ Serial Control And 11 Analog Input 20-SOIC -40 to 125 |
| LFECP15E-5T144I | Enhanced Product 12-Bit Analog-To-Digital Converter W/ Serial Control And 11 Analog Input 20-SSOP -55 to 125 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| LFECP15E-5FN256C | 功能描述:FPGA - 現場可編程門陣列 15.4K LUTs Pb-Free RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFECP15E-5FN256I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFECP15E-5FN484C | 功能描述:FPGA - 現場可編程門陣列 15.4K LUTs Pb-Free RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| LFECP15E-5FN484I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFECP15E-5FN672C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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