參數(shù)資料
型號： LFEC33E-4F672C
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
英文描述： ECONOLINE: RSZ/P - 1kVDC
中文描述： FPGA, 4096 CLBS, 32800 GATES, 420 MHz, PBGA672
封裝： 27 X 27 MM, FPBGA-672
文件頁數(shù)： 50/117頁
文件大?。?/td> 557K
代理商： LFEC33E-4F672C
3-14
DC and Switching Characteristics
LatticeECP/EC Family Data Sheet
Lattice Semiconductor
LatticeECP/EC External Switching Characteristics
Over Recommended Operating Conditions
Figure 3-6. DDR Timings
Parameter
General I/O Pin Parameters (Using Primary Clock without PLL)
1
t
CO
Clock to Output - PIO Output Register
t
SU
Clock to Data Setup - PIO Input Register
t
H
Clock to Data Hold - PIO Input Register
Clock to Data Setup - PIO Input Register
with data input delay
Clock to Data Hold - PIO Input Register
with Input Data Delay
f
MAX_IO
LVDS I/O Buffer Frequency
DDR I/O Pin Parameters
2, 3
t
DVADQ
Data Valid After DQS (DDR Read)
t
DVEDQ
Data Hold After DQS (DDR Read)
t
DQVBS
Data Valid Before DQS
t
DQVAS
Data Valid After DQS
f
MAX_DDR
DDR Clock Frequency
Primary and Secondary Clock
f
MAX_PRI
Frequency for Primary Clock Tree
t
W_PRI
Clock Pulse Width for Primary Clock
t
SKEW_PRI
Primary Clock Skew within an I/O Bank
1. General timing numbers based on LVCMOS2.5V, 12 mA.
2. DDR timing numbers based on SSTL I/O.
3. DDR speci
fi
cations are characterized but not tested.
4. UI is average bit period.
Rev F 0.17
Description
Device
-5
-4
-3
Units
Min.
Max.
Min.
Max.
Min.
Max.
LFEC20
LFEC20
LFEC20
—
0.00
3.41
5.71
—
—
—
0.00
4.09
6.85
—
—
—
0.00
4.77
7.99
—
—
ns
ns
ns
t
SU_DEL
LFEC20
3.84
—
4.62
—
5.38
—
ns
t
H_DEL
LFEC20
-0.44
—
-0.54
—
-0.61
—
ns
LFEC20
—
420
—
378
—
340
MHz
4
LFEC20
LFEC20
LFEC20
LFEC20
LFEC20
—
0.192
—
—
—
200
—
0.192
—
—
—
166
—
0.192
—
—
—
133
UI
UI
UI
UI
4
0.668
0.2
0.2
95
0.668
0.2
0.2
95
0.668
0.2
0.2
95
MHz
LFEC20
LFEC20
LFEC20
—
1.19
—
420
—
250
—
1.19
—
378
—
300
—
1.19
—
340
—
350
MHz
ns
ps
t
DQVAS
t
DQVBS
DQ and DQS Write Timings
t
DQS
DQ
DQS
DQ
DVEDQ
t
DVADQ
DQ and DQS Read Timings
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PDF描述
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