參數(shù)資料
型號： LFEC33E-4F484I
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
英文描述： LatticeECP/EC Family Data Sheet
中文描述： FPGA, 4096 CLBS, 32800 GATES, 420 MHz, PBGA484
封裝： 23 X 23 MM, FPBGA-484
文件頁數(shù)： 58/117頁
文件大小： 557K
代理商： LFEC33E-4F484I
3-22
DC and Switching Characteristics
LatticeECP/EC Family Data Sheet
Lattice Semiconductor
sysCLOCK PLL Timing
Over Recommended Operating Conditions
Parameter
f
IN
f
OUT
f
OUT2
f
VCO
f
PFD
AC Characteristics
t
DT
t
PH
Descriptions
Conditions
Min.
25
25
0.195
420
25
Typ.
—
—
—
—
—
Max.
420
420
210
840
—
Units
MHz
MHz
MHz
MHz
MHz
Input Clock Frequency (CLKI, CLKFB)
Output Clock Frequency (CLKOP, CLKOS)
K-Divider Output Frequency (CLKOK)
PLL VCO Frequency
Phase Detector Input Frequency
Output Clock Duty Cycle
Output Phase Accuracy
Default duty cycle elected
3
45
—
—
—
—
1
—
100
—
—
0.5
0.5
10
50
—
—
—
—
—
—
250
—
—
—
—
—
55
TBD
+/- 125
0.02
+/- 200
—
150
400
+/- 200
10
—
—
—
%
UI
ps
4
t
OPJIT
1
Output Clock Period Jitter
Fout >= 100MHz
Fout < 100MHz
Divider ratio = integer
At 90% or 10%
3
UIPP
ps
ns
us
ps
ps
ns
ns
ns
ns
t
SK
t
W
t
LOCK
t
PA
t
IPJIT
t
FBKDLY
t
HI
t
LO
t
RST
1. Jitter sample is taken over 10,000 samples of the primary PLL output with clean reference clock.
2. Output clock is valid after tLOCK for PLL reset and dynamic delay adjustment.
3. Using LVDS output buffers.
4. Relative to CLKOP.
Rev F 0.17
Input Clock to Output Clock skew
Output Clock Pulse Width
PLL Lock-in Time
Programmable Delay Unit
Input Clock Period Jitter
External Feedback Delay
Input Clock High Time
Input Clock Low Time
RST Pulse Width
2
90% to 90%
10% to 10%
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PDF描述
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