參數(shù)資料
型號(hào)： LC4256ZC-75T100C
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： PLD
英文描述： 3.3V/2.5V/1.8V In-System Programmable SuperFAST High density PDLs
中文描述： EE PLD, 7.5 ns, PQFP100
封裝： TQFP-100
文件頁數(shù)： 29/91頁
文件大?。?/td> 851K
代理商： LC4256ZC-75T100C
Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
29
ispMACH 4000V/B/C Internal Timing Parameters
Over Recommended Operating Conditions
Parameter
Description
-5
-75
-10
Units
Min.
Max.
Min.
Max.
Min.
Max.
In/Out Delays
t
IN
t
GOE
t
GCLK_IN
t
BUF
t
EN
t
DIS
Routing/GLB Delays
Input Buffer Delay
—
0.95
—
1.50
—
2.00
ns
Global OE Pin Delay
—
4.04
—
6.04
—
7.04
ns
Global Clock Input Buffer Delay
—
1.83
—
2.28
—
3.28
ns
Delay through Output Buffer
—
1.00
—
1.50
—
1.50
ns
Output Enable Time
—
0.96
—
0.96
—
0.96
ns
Output Disable Time
—
0.96
—
0.96
—
0.96
ns
t
ROUTE
t
MCELL
t
INREG
t
FBK
t
PDb
t
PDi
Register/Latch Delays
Delay through GRP
—
1.51
—
2.26
—
3.26
ns
Macrocell Delay
—
1.05
—
1.45
—
1.95
ns
Input Buffer to Macrocell Register Delay
—
0.56
—
0.96
—
1.46
ns
Internal Feedback Delay
—
0.00
—
0.00
—
0.00
ns
5-PT Bypass Propagation Delay
—
1.54
—
2.24
—
3.24
ns
Macrocell Propagation Delay
—
0.94
—
1.24
—
1.74
ns
t
S
t
S_PT
t
ST
t
ST_PT
t
H
t
HT
t
SIR
t
SIR_PT
t
HIR
t
HIR_PT
t
COi
t
CES
t
CEH
t
SL
t
SL_PT
t
HL
t
GOi
t
PDLi
D-Register Setup Time (Global Clock)
1.32
—
1.57
—
1.57
—
ns
D-Register Setup Time (Product Term Clock)
1.32
—
1.32
—
1.32
—
ns
T-Register Setup Time (Global Clock)
1.52
—
1.77
—
1.77
—
ns
T-Register Setup Time (Product Term Clock)
1.32
—
1.32
—
1.32
—
ns
D-Register Hold Time
1.68
—
2.93
—
3.93
—
ns
T-Register Hold Time
1.68
—
2.93
—
3.93
—
ns
D-Input Register Setup Time (Global Clock)
1.52
—
1.57
—
1.57
—
ns
D-Input Register Setup Time (Product Term Clock)
1.45
—
1.45
—
1.45
—
ns
D-Input Register Hold Time (Global Clock)
0.68
—
1.18
—
1.18
—
ns
D-Input Register Hold Time (Product Term Clock)
0.68
—
1.18
—
1.18
—
ns
Register Clock to Output/Feedback MUX Time
—
0.52
—
0.67
—
1.17
ns
Clock Enable Setup Time
2.25
—
2.25
—
2.25
—
ns
Clock Enable Hold Time
1.88
—
1.88
—
1.88
—
ns
Latch Setup Time (Global Clock)
1.32
—
1.57
—
1.57
—
ns
Latch Setup Time (Product Term Clock)
1.32
—
1.32
—
1.32
—
ns
Latch Hold Time
1.17
—
1.17
—
1.17
—
ns
Latch Gate to Output/Feedback MUX Time
—
0.33
—
0.33
—
0.33
ns
Propagation Delay through Transparent Latch to Output/
Feedback MUX
—
0.25
—
0.25
—
0.25
ns
t
SRi
Asynchronous Reset or Set to Output/Feedback MUX
Delay
0.28
—
0.28
—
0.28
—
ns
t
SRR
Control Delays
Asynchronous Reset or Set Recovery Time
1.67
—
1.67
—
1.67
—
ns
t
BCLK
t
PTCLK
t
BSR
t
PTSR
GLB PT Clock Delay
—
1.12
—
1.12
—
0.62
ns
Macrocell PT Clock Delay
—
0.87
—
0.87
—
0.87
ns
GLB PT Set/Reset Delay
—
1.83
—
1.83
—
1.83
ns
Macrocell PT Set/Reset Delay
—
2.51
—
3.41
—
3.41
ns
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