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參數(shù)資料
| 型號： | LC4256V-10T144I |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs |
| 中文描述： | EE PLD, 10 ns, PQFP144 |
| 封裝： | TQFP-144 |
| 文件頁數(shù)： | 30/74頁 |
| 文件大?。?/td> | 255K |
| 代理商： | LC4256V-10T144I |
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Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
30
ispMACH 4032Z Internal Timing Parameters
1
Over Recommended Operating Conditions
Parameter
In/Out Delays
t
IN
t
GOE
t
GCLK_IN
t
BUF
t
EN
t
DIS
Routing/GLB Delays
t
ROUTE
t
MCELL
t
INREG
t
FBK
t
PDb
t
PDi
Register/Latch Delays
t
S
t
S_PT
t
ST
t
ST_PT
t
H
t
HT
t
SIR
t
SIR_PT
t
HIR
t
HIR_PT
t
COi
t
CES
t
CEH
t
SL
t
SL_PT
t
HL
t
GOi
t
PDLi
Description
-35
-5
-75
Units
Min.
Max.
Min.
Max.
Min.
Max.
Input Buffer Delay
Global OE Pin Delay
Global Clock Input Buffer Delay
Delay through Output Buffer
Output Enable Time
Output Disable Time
—
—
—
—
—
—
0.75
2.90
1.50
0.65
1.60
1.35
—
—
—
—
—
—
0.95
3.20
1.90
0.90
1.80
1.60
—
—
—
—
—
—
1.50
4.96
2.28
1.50
2.04
2.96
ns
ns
ns
ns
ns
ns
Delay through GRP
Macrocell Delay
Input Buffer to Macrocell Register Delay
Internal Feedback Delay
5-PT Bypass Propagation Delay
Macrocell Propagation Delay
—
—
—
—
—
—
1.70
0.65
0.91
0.35
0.40
0.25
—
—
—
—
—
—
2.25
1.00
0.75
0.50
0.90
0.35
—
—
—
—
—
—
2.26
1.45
0.65
0.70
2.24
1.24
ns
ns
ns
ns
ns
ns
D-Register Setup Time (Global Clock)
D-Register Setup Time (Product Term Clock)
T-Register Setup Time (Global Clock)
T-register Setup Time (Product Term Clock)
D-Register Hold Time
T-Resister Hold Time
D-Input Register Setup Time (Global Clock)
D-Input Register Setup Time (Product Term Clock)
D-Input Register Hold Time (Global Clock)
D-Input Register Hold Time (Product Term Clock)
Register Clock to Output/Feedback MUX Time
Clock Enable Setup Time
Clock Enable Hold Time
Latch Setup Time (Global Clock)
Latch Setup Time (Product Term Clock)
Latch Hold Time
Latch Gate to Output/Feedback MUX Time
Propagation Delay through Transparent Latch to Output/Feed-
back MUX
Asynchronous Reset or Set to Output/Feedback MUX Delay
Asynchronous Reset or Set Recovery Delay
Control Delays
t
BCLK
GLB PT Clock Delay
t
PTCLK
Macrocell PT Clock Delay
t
BSR
GLB PT Set/Reset Delay
t
PTSR
Macrocell PT Set/Reset Delay
t
GPTOE
Global PT OE Delay
0.60
1.55
0.90
1.75
1.60
1.60
0.84
1.45
1.16
0.88
—
1.00
0.00
0.65
1.75
1.40
—
—
—
—
—
—
—
—
—
—
—
—
0.45
—
—
—
—
—
0.40
0.30
0.70
1.50
0.90
1.50
2.30
2.30
1.40
1.45
0.80
1.00
—
1.40
0.00
1.02
1.32
1.17
—
—
—
—
—
—
—
—
—
—
—
—
0.55
—
—
—
—
—
0.33
0.25
1.57
1.65
1.77
1.32
2.93
2.93
1.83
1.45
0.87
1.18
—
2.00
0.00
1.57
1.32
1.17
—
—
—
—
—
—
—
—
—
—
—
—
0.67
—
—
—
—
—
0.33
0.25
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
t
SRi
t
SRR
—
—
1.00
2.00
—
—
0.28
1.67
—
—
0.28
1.67
ns
ns
—
—
—
—
—
1.50
1.70
1.10
0.50
2.45
—
—
—
—
—
1.12
0.87
1.83
1.87
3.00
—
—
—
—
—
1.12
0.87
1.83
3.41
3.20
ns
ns
ns
ns
ns
相關PDF資料 |
PDF描述 |
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| LC4256V-3T144C | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| LC4256V-10TN100I | 功能描述:CPLD - 復雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| LC4256V-10TN144I | 功能描述:CPLD - 復雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| LC4256V-10TN176I | 功能描述:CPLD - 復雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| LC4256V-3F256AC | 功能描述:CPLD - 復雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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