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參數(shù)資料
| 型號： | LC4064V-75T48C |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs |
| 中文描述： | EE PLD, 7.5 ns, PQFP48 |
| 封裝： | 1 MM HEIGHT, TQFP-48 |
| 文件頁數(shù)： | 26/74頁 |
| 文件大?。?/td> | 255K |
| 代理商： | LC4064V-75T48C |
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Lattice Semiconductor
ispMACH 4000V/B/C/Z Family Data Sheet
26
ispMACH 4000V/B/C Internal Timing Parameters
Over Recommended Operating Conditions
Parameter
In/Out Delays
t
IN
t
GOE
t
GCLK_IN
t
BUF
t
EN
t
DIS
Routing/GLB Delays
t
ROUTE
t
MCELL
Description
-2.5
-2.7
-3
-3.5
Units
Input Buffer Delay
Global OE Pin Delay
Global Clock Input Buffer Delay
Delay through Output Buffer
Output Enable Time
Output Disable Time
—
—
—
—
—
—
0.60
2.04
0.78
0.85
0.96
0.96
—
—
—
—
—
—
0.60
2.54
1.28
0.85
0.96
0.96
—
—
—
—
—
—
0.70
3.04
1.28
0.85
0.96
0.96
—
—
—
—
—
—
0.70
3.54
1.28
0.85
0.96
0.96
ns
ns
ns
ns
ns
ns
Delay through GRP
Macrocell Delay
Input Buffer to Macrocell Register
Delay
Internal Feedback Delay
5-PT Bypass Propagation Delay
Macrocell Propagation Delay
Register/Latch Delays
D-Register Setup Time
(Global Clock)
D-Register Setup Time
(Product Term Clock)
T-Register Setup Time
(Global Clock)
T-Register Setup Time
(Product Term Clock)
t
H
D-Register Hold Time
t
HT
T-Register Hold Time
D-Input Register Setup Time
(Global Clock)
D-Input Register Setup Time
(Product Term Clock)
D-Input Register Hold Time
(Global Clock)
D-Input Register Hold Time
(Product Term Clock)
Register Clock to Output/Feedback
MUX Time
t
CES
Clock Enable Setup Time
t
CEH
Clock Enable Hold Time
Latch Setup Time
(Global Clock)
Latch Setup Time (Product Term
Clock)
t
HL
Latch Hold Time
Latch Gate to Output/Feedback
MUX Time
—
—
0.61
0.45
—
—
0.81
0.55
—
—
1.01
0.55
—
—
1.01
0.65
ns
ns
t
INREG
—
0.11
—
0.31
—
0.31
—
0.31
ns
t
FBK
t
PDb
t
PDi
—
—
—
0.00
0.44
0.64
—
—
—
0.00
0.44
0.64
—
—
—
0.00
0.44
0.64
—
—
—
0.00
0.94
0.94
ns
ns
ns
t
S
0.92
—
1.12
—
1.02
—
0.92
—
ns
t
S_PT
1.42
—
1.32
—
1.32
—
1.32
—
ns
t
ST
1.12
—
1.32
—
1.22
—
1.12
—
ns
t
ST_PT
1.42
—
1.32
—
1.32
—
1.32
—
ns
0.88
0.88
—
—
0.68
0.68
—
—
0.98
0.98
—
—
1.08
1.08
—
—
ns
ns
t
SIR
0.82
—
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—
1.27
—
1.27
—
ns
t
SIR_PT
1.45
—
1.45
—
1.45
—
1.45
—
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t
HIR
0.88
—
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—
0.73
—
ns
t
HIR_PT
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—
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—
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—
ns
t
COi
—
0.52
—
0.52
—
0.52
—
0.52
ns
2.25
1.88
—
—
2.25
1.88
—
—
2.25
1.88
—
—
2.25
1.88
—
—
ns
ns
t
SL
0.92
—
1.12
—
1.02
—
0.92
—
ns
t
SL_PT
1.42
—
1.32
—
1.32
—
1.32
—
ns
1.17
—
1.17
—
1.17
—
1.17
—
ns
t
GOi
—
0.33
—
0.33
—
0.33
—
0.33
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LC4064V-75T48E | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs |
| LC4064V-75T48I | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs |
| LC4128B-27T100C | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs |
| LC4128B-27T128C | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs |
| LC4128C-27T100C | 3.3V/2.5V/1.8V In-System Programmable SuperFAST High Density PLDs |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LC4064V-75T48E | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| LC4064V-75T48I | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| LC4064V-75TN100-10I | 制造商:Lattice Semiconductor Corporation 功能描述:IC,COMPLEX-EEPLD,64-CELL,7.5NS PROP DELAY,QFP,100PIN,PLASTIC |
| LC4064V-75TN100C | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| LC4064V-75TN100E | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 PROGRAMMABLE SUPER FAST HI DENSITY PLD RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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