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參數(shù)資料
| 型號： | L64021PZ |
| 廠商： | LSI CORP |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 427/590頁 |
| 文件大?。?/td> | 6335K |
| 代理商： | L64021PZ |
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S/P DIF Interface
11-49
The ASDATA bits are clocked out on every BCLK falling edge. The
A_ACLK is the DAC clock and is at 256 or 384 times the sample
frequency depending on the DAC used.
Note:
Some DACs have an on-chip Phase-Locked Loop (PLL) to
derive their operating clock from the incoming bit clock. The
A_ACLK output of the L64021 is not used in this case.
LRCLK species which PCM channel, left or right is currently being
transferred. The Invert LRCLK bit in Register 363 (page 4-111)
determines the LRCLK state channel assignment. The bit defaults to the
clear state at reset and power on. This sets LRCLK high for left channel
sample outputs and low for right channel outputs. The host can invert this
sense (high for right; low for left) by setting the Invert LRCLK bit.
The DAC Interface also uses a special, soft-muting scheme to avoid a
click on the speakers when the output is turned off. The host can set the
Mute on Error bit in Register 358 (page 4-108) to force a soft-mute of the
audio output when certain errors occur in the bitstream or the decoder.
The host can also mute the audio outputs by setting the User Mute Bit
in Register 358. An Audio Decoder Soft Mute Status bit is available in
Register 354 (page 4-104) for the host to read.
When the host programs the Audio Decoder Mode Select bits in
Register 357 to 0b110 to select the CD Bypass Mode, the output
demultiplexer substitutes the CD_ASDATA, CD_BCLK, CD_LRCLK, and
CD_ACLK for the normal outputs of the DAC Interface.
11.12 S/P DIF Interface
The S/P DIF (IEC958) Interface is a serial, unidirectional, self-clocking
interface for the interconnection of digital equipment for consumer and
professional applications. The L64021D formats 16-, 20-, and 24-bit
samples for S/P DIF output. The L64021B only supports the consumer
output mode, which carries stereophonic digital programs with a
resolution of up to 16 bits per sample. In this mode, 20- and 24-bit
samples are clipped by dropping the least signicant 4 or 8 bits.
The demultiplexer at the interface input is controlled by the Audio Module
Mode Select bits in Register 357 (page 4-107) to select the output of any
one of the three decoders or the output of one of the formatters. The
相關PDF資料 |
PDF描述 |
|---|---|
| L64118 | SPECIALTY CONSUMER CIRCUIT, PBGA256 |
| L6420 | SPECIALTY CONSUMER CIRCUIT, UUC |
| L64222 | SPECIALTY CONSUMER CIRCUIT, PQFP208 |
| L6440 | SPECIALTY CONSUMER CIRCUIT, UUC |
| L64702QC-33 | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| L6402MH10RI | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:128 Megabit (4 M x 32-Bit/8 M x 16-Bit) MirrorBit⑩ 3.0 Volt-only Uniform Sector Flash Memory with Versatile I/O⑩ Control |
| L6402ML11RI | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:128 Megabit (4 M x 32-Bit/8 M x 16-Bit) MirrorBit⑩ 3.0 Volt-only Uniform Sector Flash Memory with Versatile I/O⑩ Control |
| L64032AGC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Multiplier/Accumulator |
| L64032AGCC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Multiplier/Accumulator |
| L64032AGM | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Multiplier/Accumulator |
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