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參數(shù)資料
| 型號： | L64021MS |
| 廠商： | LSI CORP |
| 元件分類： | 消費家電 |
| 英文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP176 |
| 封裝： | TQFP-176 |
| 文件頁數(shù)： | 171/590頁 |
| 文件大?。?/td> | 6335K |
| 代理商： | L64021MS |
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5-12
Host Interface
After setting the source address, the host must check the Host Read
FIFO Empty status bit. If the host read FIFO is not empty, the host may
read 1 byte from the Host SDRAM Read Data register. The host may
continue to read from this register until 8 bytes have been read from the
host read FIFO. After 8 bytes are read, the FIFO read pointer is
automatically incremented and the host can continue to read data.
When the host is nished with the current host SDRAM read operation,
it must wait for the Host Read FIFO Full bit to be set before beginning
any new SDRAM operation (host R/W, DMA R/W, or block move.)
5.4.1.2 Host Write
The host write operation proceeds similarly to the host read operation.
The host begins a SDRAM write operation by setting or clearing the Host
SDRAM Byte Ordering bit (if necessary) to change the endian mode and
then writing the Host SDRAM Target Address, LSB last.
The host can then begin to write bytes to the Host SDRAM Write Data
register. The host can continue to write bytes to the write register as long
as the Host Write FIFO Full bit is not set.
The L64021 only writes data out of the host write FIFO when a complete
8-byte (64-bit) word is available.
Caution:
If the host attempts to write less than eight bytes of data to
SDRAM, the data will not be transferred to SDRAM. The
host can continue to transfer blocks of eight bytes as long
as the Host Write FIFO Full bit is not set.
When the host is nished with the current host SDRAM write operation,
it must wait for the Host Write FIFO Empty bit to be set before beginning
any new SDRAM operation (host R/W, DMA R/W, or block move.)
Note in Figure 5.8 that the host source and target addresses must be
entered with the LSB last. Writing the LSB of the source or target
address resets the host read FIFO or write FIFO, respectively. Also, note
that the FIFO status registers require 1 clock cycle to update. There
should be at least 1 clock cycle separating the last read/write command
and checking the FIFO status registers.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| L64021PZ | SPECIALTY CONSUMER CIRCUIT, PQFP160 |
| L64118 | SPECIALTY CONSUMER CIRCUIT, PBGA256 |
| L6420 | SPECIALTY CONSUMER CIRCUIT, UUC |
| L64222 | SPECIALTY CONSUMER CIRCUIT, PQFP208 |
| L6440 | SPECIALTY CONSUMER CIRCUIT, UUC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| L6402MH10RI | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:128 Megabit (4 M x 32-Bit/8 M x 16-Bit) MirrorBit⑩ 3.0 Volt-only Uniform Sector Flash Memory with Versatile I/O⑩ Control |
| L6402ML11RI | 制造商:AMD 制造商全稱:Advanced Micro Devices 功能描述:128 Megabit (4 M x 32-Bit/8 M x 16-Bit) MirrorBit⑩ 3.0 Volt-only Uniform Sector Flash Memory with Versatile I/O⑩ Control |
| L64032AGC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Multiplier/Accumulator |
| L64032AGCC | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Multiplier/Accumulator |
| L64032AGM | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Multiplier/Accumulator |
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