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參數(shù)資料
| 型號： | KMPC860TVR80D4 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 55/78頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU POWERQUICC 80MHZ 357-PBGA |
| 標(biāo)準(zhǔn)包裝： | 2 |
| 系列： | MPC8xx |
| 處理器類型： | 32-位 MPC8xx PowerQUICC |
| 速度： | 80MHz |
| 電壓： | 3.3V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 357-BBGA |
| 供應(yīng)商設(shè)備封裝： | 357-PBGA（25x25） |
| 包裝： | 托盤 |
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MPC860 PowerQUICC Family Hardware Specifications, Rev. 9
Freescale Semiconductor
59
CPM Electrical Characteristics
Figure 61. Ethernet Transmit Timing Diagram
Figure 62. CAM Interface Receive Start Timing Diagram
Figure 63. CAM Interface REJECT Timing Diagram
TCLK1
128
TxD1
(Output)
128
TENA(RTS1)
(Input)
Notes:
Transmit clock invert (TCI) bit in GSMR is set.
If RENA is deasserted before TENA, or RENA is not asserted at all during transmit, then the CSL bit is set in
the buffer descriptor at the end of the frame transmission.
1.
2.
RENA(CD1)
(Input)
133
134
132
131
121
129
(Note 2)
RCLK1
RxD1
(Input)
RSTRT
(Output)
0
136
125
1
BIT1
BIT2
Start Frame Delimiter
REJECT
137
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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