參數(shù)資料
    型號(hào)： KMPC8555EVTALF
    廠商： Freescale Semiconductor
    文件頁(yè)數(shù)： 64/88頁(yè)
    文件大小： 0K
    描述： IC MPU POWERQUICC III 783-FCPBGA
    標(biāo)準(zhǔn)包裝： 1
    系列： MPC85xx
    處理器類(lèi)型： 32-位 MPC85xx PowerQUICC III
    速度： 667MHz
    電壓： 1.2V
    安裝類(lèi)型： 表面貼裝
    封裝/外殼： 783-BBGA，F(xiàn)CBGA
    供應(yīng)商設(shè)備封裝： 783-FCPBGA（29x29）
    包裝： 托盤(pán)
    MPC8555E PowerQUICC III Integrated Communications Processor Hardware Specification, Rev. 4.2
    Freescale Semiconductor
    67
    Clocking
    15.2
    Platform/System PLL Ratio
    The platform clock is the clock that drives the L2 cache, the DDR SDRAM data rate, and the e500 core
    complex bus (CCB), and is also called the CCB clock. The values are determined by the binary value on
    LA[28:31] at power up, as shown in Table 46.
    There is no default for this PLL ratio; these signals must be pulled to the desired values.
    For specifications on the PCI_CLK, refer to the PCI 2.2 Specification.
    Table 46. CCB Clock Ratio
    Binary Value of
    LA[28:31] Signals
    Ratio Description
    0000
    16:1 ratio CCB clock: SYSCLK (PCI bus)
    0001
    Reserved
    0010
    2:1 ratio CCB clock: SYSCLK (PCI bus)
    0011
    3:1 ratio CCB clock: SYSCLK (PCI bus)
    0100
    4:1 ratio CCB clock: SYSCLK (PCI bus)
    0101
    5:1 ratio CCB clock: SYSCLK (PCI bus)
    0110
    6:1 ratio CCB clock: SYSCLK (PCI bus)
    0111
    Reserved
    1000
    8:1 ratio CCB clock: SYSCLK (PCI bus)
    1001
    9:1 ratio CCB clock: SYSCLK (PCI bus)
    1010
    10:1 ratio CCB clock: SYSCLK (PCI bus)
    1011
    Reserved
    1100
    12:1 ratio CCB clock: SYSCLK (PCI bus)
    1101
    Reserved
    1110
    Reserved
    1111
    Reserved
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