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參數(shù)資料
| 型號： | KMPC8313CZQAFFB |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 13/99頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU POWERQUICC II 516-PBGA |
| 標準包裝： | 2 |
| 系列： | MPC83xx |
| 處理器類型： | 32-位 MPC83xx PowerQUICC II Pro |
| 速度： | 333MHz |
| 電壓： | 0.95 V ~ 1.05 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 516-BBGA 裸露焊盤 |
| 供應商設備封裝： | 516-PBGAPGE（27x27） |
| 包裝： | 托盤 |
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MPC8313E PowerQUICC II Pro Processor Hardware Specifications, Rev. 4
20
Freescale Semiconductor
NOTE
For the ADDR/CMD setup and hold specifications in Table 21, it is
assumed that the clock control register is set to adjust the memory clocks by
1/2 applied cycle.
This figure shows the DDR SDRAM output timing for the MCK to MDQS skew measurement
(tDDKHMH).
Figure 5. Timing Diagram for tDDKHMH
This figure shows the DDR and DDR2 SDRAM output timing diagram.
Figure 6. DDR and DDR2 SDRAM Output Timing Diagram
MDQS
MCK[n]
tMCK
MDQS
tDDKHMH(min) = –0.6 ns
tDDKHMH(max) = 0.6 ns
ADDR/CMD
tDDKHAS,tDDKHCS
tDDKHMH
tDDKLDS
tDDKHDS
MDQ[x]
MDQS[n]
MCK[n]
tMCK
tDDKLDX
tDDKHDX
D1
D0
tDDKHAX, tDDKHCX
Write A0
NOOP
tDDKHME
tDDKHMP
相關PDF資料 |
PDF描述 |
|---|---|
| KMPC8313CVRAGDB | IC MPU POWERQUICC II 516-PBGA |
| KMPC8313CVRAFFB | IC MPU POWERQUICC II 516-PBGA |
| KMPC8313CVRADDB | IC MPU POWERQUICC II 516-PBGA |
| MPC8548EPXAUJB | IC MPU PWRQUICC III 783FCPBGA |
| MPC8548EPXAQGB | IC MPU PWRQUICC III 783FCPBGA |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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