14 FN6807.4 October 1, 2010 Switching Specifications PARAMETER CONDITION SYMBOL MIN TYP MAX UNITS ADC OUTPUT Aperture Delay
參數(shù)資料
型號： KAD5512P-12Q72
廠商： Intersil
文件頁數(shù)： 6/36頁
文件大?。?/td> 0K
描述： IC ADC 12BIT 125MSPS SGL 72-QFN
產(chǎn)品培訓模塊： High-Speed Analog-to-Digital Converters
標準包裝： 1
系列： FemtoCharge™
位數(shù)： 12
采樣率（每秒）： 125M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 1
功率耗散（最大）： 235mW
電壓電源： 單電源
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤
供應商設(shè)備封裝： 72-QFN（10x10）
包裝： 托盤
輸入數(shù)目和類型： 1 個差分，單極
KAD5512P
14
FN6807.4
October 1, 2010
Switching Specifications
PARAMETER
CONDITION
SYMBOL
MIN
TYP
MAX
UNITS
ADC OUTPUT
Aperture Delay
tA
375
ps
RMS Aperture Jitter
jA
60
fs
Output Clock to Data Propagation
Delay, LVDS Mode (Note 11)
DDR Rising Edge
tDC
-260
-50
120
ps
DDR Falling Edge
tDC
-160
10
230
ps
SDR Falling Edge
tDC
-260
-40
230
ps
Output Clock to Data Propagation
Delay, CMOS Mode (Note 11)
DDR Rising Edge
tDC
-220
-10
200
ps
DDR Falling Edge
tDC
-310
-90
110
ps
SDR Falling Edge
tDC
-310
-50
200
ps
Latency (Pipeline Delay)
L
7.5
cycles
Overvoltage Recovery
tOVR
1cycles
SPI INTERFACE (Notes 12, 13)
SCLK Period
Write Operation
t
CLK
16
cycles
(Note 12)
Read Operation
tCLK
66
cycles
SCLK Duty Cycle (tHI/tCLK or tLO/tCLK) Read or Write
25
50
75
%
CSB↓ to SCLK↑ Setup Time
Read or Write
tS
1cycles
CSB↑ after SCLK↑ Hold Time
Read or Write
tH
3cycles
Data Valid to SCLK↑ Setup Time
Write
tDSW
1cycles
Data Valid after SCLK↑ Hold Time
Write
tDHW
3cycles
Data Valid after SCLK↓ Time
Read
tDVR
16.5
cycles
Data Invalid after SCLK↑ Time
Read
tDHR
3cycles
Sleep Mode CSB↓ to SCLK↑ Setup
Time (Note 14)
Read or Write in Sleep Mode
tS
150
s
NOTES:
10. The Tri-Level Inputs internal switching thresholds are approximately 0.43V and 1.34V. It is advised to float the inputs, tie to
ground or AVDD depending on desired function.
11. The input clock to output clock delay is a function of sample rate, using the output clock to latch the data simplifies data
capture for most applications. Contact factory for more info if needed.
12. SPI Interface timing is directly proportional to the ADC sample period (4ns at 250Msps).
13. The SPI may operate asynchronously with respect to the ADC sample clock.
14. The CSB setup time increases in sleep mode due to the reduced power state, CSB setup time in Nap mode is equal to normal
mode CSB setup time (4ns min).
相關(guān)PDF資料
PDF描述
MS27499E10F35SB CONN RCPT 13POS BOX MNT W/SCKT
V24B24M250BL2 CONVERTER MOD DC/DC 24V 250W
IDT82V2041EPP IC LIU T1/J1/E1 1CH 44-TQFP
IDT82V2042EPFG8 IC LIU T1/J1/E1 2CH SHORT 80TQFP
V24B24M250BL CONVERTER MOD DC/DC 24V 250W
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