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參數(shù)資料
| 型號： | ISPLSI 2096VE-135LTN128I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 10/13頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 96I/O 7.5NS 128TQFP |
| 標準包裝： | 90 |
| 系列： | ispLSI® 2000VE |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 7.5ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 24 |
| 宏單元數(shù)： | 96 |
| 門數(shù)： | 4000 |
| 輸入/輸出數(shù)： | 96 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | ISPLSI2096VE-135LTN128I |
Specifications ispLSI 2096VE
6
External Timing Parameters
Over Recommended Operating Conditions
tpd1
UNITS
-135
MIN.
TEST
COND.
1. Unless noted otherwise, all parameters use a GRP load of four, 20 PTXOR path, ORP and Y0 clock.
2. Standard 16-bit counter using GRP feedback.
3. Reference Switching Test Conditions section.
Table 2-0030B/2096VE
v.1.0
1
3
2
1
tsu2 + tco1
(
)
-100
MIN.
MAX.
DESCRIPTION
#
PARAMETER
A1
Data Propagation Delay, 4PT Bypass, ORP Bypass
–
7.5
–
10.0
ns
tpd2
A2
Data Propagation Delay
–
ns
fmax
A3
Clock Frequency with Internal Feedback
135
–
100
–
MHz
fmax (Ext.)
–4
Clock Frequency with External Feedback
–
MHz
fmax (Tog.)
–5
Clock Frequency, Max. Toggle
–
MHz
tsu1
–6
GLB Reg. Setup Time before Clock, 4 PT Bypass
–
ns
tco1
A7
GLB Reg. Clock to Output Delay, ORP Bypass
–
ns
th1
–8
GLB Reg. Hold Time after Clock, 4 PT Bypass
0.0
–
ns
tsu2
–9
GLB Reg. Setup Time before Clock
6.0
–
ns
tco2
A10
GLB Reg. Clock to Output Delay
–
ns
th2
–11
GLB Reg. Hold Time after Clock
0.0
–
ns
tr1
A12
Ext. Reset Pin to Output Delay, ORP Bypass
–
ns
trw1
–13
Ext. Reset Pulse Duration
5.0
–
ns
tptoeen
B14
Input to Output Enable
–
ns
tptoedis
C15
Input to Output Disable
–
ns
tgoeen
B16
Global OE Output Enable
–
ns
tgoedis
C17
Global OE Output Disable
–
ns
twh
–18
External Synchronous Clock Pulse Duration, High
3.5
–
ns
twl
–19
External Synchronous Clock Pulse Duration, Low
3.5
–
ns
100
143
5.0
4.0
–
5.0
–
9.0
–
12.0
7.0
10.0
77
100
6.5
0.0
8.0
0.0
6.5
5.0
13.0
5.0
6.0
12.5
15.0
9.0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| P51-15-A-J-D-4.5V-000-000 | SENSOR 15PSI 3/8-24UNF .5-4.5V |
| REC3-4815DRWZ/H2/A/M | CONV DC/DC 3W 18-72VIN +/-15VOUT |
| P51-100-A-Z-I12-20MA-000-000 | SENSOR 100PSI 1/4-18NPT 4-20MA |
| P51-750-A-F-D-4.5OVP-000-000 | SENSOR 750PSI 1/4-18NPT .5-4.5V |
| P51-100-A-AA-D-5V-000-000 | SENSOR 100PSI 7/16-20 UNF 1-5V |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ISPLSI2096VE-135LTN128I | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI2096VE-200LT128 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI2096VE-250LT128 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI2096VE-250LTN128 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI2096VL | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:2.5V In-System Programmable SuperFAST⑩ High Density PLD |
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