Specifications ispLSI 2096/A 5 USE ispLSI 2096E FOR NEW DESIGNS External Timing Parameters Over Recommended Operating Conditions
參數(shù)資料
型號： ISPLSI 2096A-100LQN128
廠商： Lattice Semiconductor Corporation
文件頁數(shù)： 8/12頁
文件大?。?/td> 0K
描述： IC PLD ISP 96I/O 10NS 128PQFP
標準包裝： 24
系列： ispLSI® 2000A
可編程類型： 系統(tǒng)內可編程
最大延遲時間 tpd(1)： 10.0ns
電壓電源 - 內部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 24
宏單元數(shù)： 96
門數(shù)： 4000
輸入/輸出數(shù)： 96
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 128-BQFP
供應商設備封裝： 128-PQFP（28x28）
包裝： 托盤
其它名稱： ISPLSI2096A-100LQN128
Specifications ispLSI 2096/A
5
USE
ispLSI
2096E
FOR
NEW
DESIGNS
External Timing Parameters
Over Recommended Operating Conditions
tpd1
UNITS
-100
MIN.
TEST
COND.
1. Unless noted otherwise, all parameters use the GRP, 20 PTXOR path, ORP and Y0 clock.
2. Refer to Timing Model in this data sheet for further details.
3. Standard 16-bit counter using GRP feedback.
4. Reference Switching Test Conditions section.
Table 2-0030/2096
1
4
3
1
tsu2 + tco1
(
)
-80
MIN.
MAX.
DESCRIPTION
#
2
PARAMETER
A
1
Data Propagation Delay, 4PT Bypass, ORP Bypass
–
10.0
–
15.0
ns
tpd2
A
2
Data Propagation Delay
–
ns
fmax
A
3
Clock Frequency with Internal Feedback
100
–
81.0
–
MHz
fmax (Ext.)
–
4
Clock Frequency with External Feedback
–
MHz
fmax (Tog.)
–
5
Clock Frequency, Max. Toggle
–
MHz
tsu1
–
6
GLB Reg. Setup Time before Clock, 4 PT Bypass
–
ns
tco1
A
7
GLB Reg. Clock to Output Delay, ORP Bypass
–
ns
th1
–
8
GLB Reg. Hold Time after Clock, 4 PT Bypass
0.0
–
ns
tsu2
–
9
GLB Reg. Setup Time before Clock
8.0
–
ns
tco2
–
10
GLB Reg. Clock to Output Delay
–
ns
th2
–
11
GLB Reg. Hold Time after Clock
0.0
–
ns
tr1
A
12
Ext. Reset Pin to Output Delay
–
ns
trw1
–
13
Ext. Reset Pulse Duration
6.5
–
ns
tptoeen
B
14
Product Term OE, Enable
–
ns
tptoedis
C
15
Product Term OE, Disable
–
ns
tgoeen
B
16
Global OE, Enable
–
ns
tgoedis
C
17
Global OE, Disable
–
ns
twh
–
18
External Synchronous Clock Pulse Duration, High
5.0
–
ns
twl
–
19
External Synchronous Clock Pulse Duration, Low
5.0
–
ns
77.0
100
6.5
5.0
–
6.0
–
13.5
–
15.0
9.0
13.0
57.0
83.0
9.0
0.0
11.0
0.0
10.0
6.0
18.5
6.5
8.0
17.0
18.0
12.0
-125
MIN.
–
7.5
–
125
–
0.0
6.0
–
0.0
–
5.0
–
4.0
–
4.0
–
100
125
5.0
4.0
–
4.5
–
10.0
–
12.0
7.0
10.0
MAX.
Select
devices
have
been
discontinued.
See
Ordering
Information
section
for
product
status.
相關PDF資料
PDF描述
ASC08DTES CONN EDGECARD 16POS .100 EYELET
TAP106M016SRS CAP TANT 10UF 16V 20% RADIAL
VE-25D-EV-F3 CONVERTER MOD DC/DC 85V 150W
VE-B5P-CY-F4 CONVERTER MOD DC/DC 13.8V 50W
LCMXO1200E-5FT256C IC PLD 1200LUTS 211I/O 256-BGA
相關代理商/技術參數(shù)
參數(shù)描述
ispLSI2096A-100LQN128 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ispLSI2096A-100LT128 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ispLSI2096A-100LTN128 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ispLSI2096A-125LQ128 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
ispLSI2096A-125LQN128 功能描述:CPLD - 復雜可編程邏輯器件 USE ispMACH 4000V RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
發(fā)布緊急采購，3分鐘左右您將得到回復。

采購需求

(若只采購一條型號，填寫一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

發(fā)布成功！您可以繼續(xù)發(fā)布采購。也可以進入我的后臺，查看報價

*型號 *數(shù)量 廠商 批號 封裝
添加更多采購

我的聯(lián)系方式

*
*
*