Specifications ispLSI 1048E 9 USE ispLSI 1048EA FOR NEW DESIGNS Internal Timing Parameters1
參數(shù)資料
型號(hào)： ISPLSI 1048E-90LTN
廠商： Lattice Semiconductor Corporation
文件頁(yè)數(shù)： 17/17頁(yè)
文件大?。?/td> 0K
描述： IC PLD ISP 96I/O 10NS 128TQFP
標(biāo)準(zhǔn)包裝： 90
系列： ispLSI® 1000E
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 10.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 48
門(mén)數(shù)： 8000
輸入/輸出數(shù)： 96
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 128-LQFP
供應(yīng)商設(shè)備封裝： 128-TQFP（14x14）
包裝： 托盤(pán)
其它名稱： ISPLSI1048E-90LTN
Specifications ispLSI 1048E
9
USE
ispLSI
1048EA
FOR
NEW
DESIGNS
Internal Timing Parameters1
tob
1. Internal timing parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
Table 2-0037A/1048E
Outputs
UNITS
-100
MIN.
-90
MIN.
MAX.
DESCRIPTION
#
PARAMETER
49 Output Buffer Delay
–
1.7
ns
toen
51 I/O Cell OE to Output Enabled
–
6.4
ns
tgy0
54 Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
2.0
2.8
ns
Global Reset
2.0
5.1
Clocks
2.0
tgr
59 Global Reset to GLB and I/O Registers
–
4.5
ns
4.3
todis
52 I/O Cell OE to Output Disabled
–
6.4
ns
5.1
tgy1/2
55 Clock Delay, Y1 or Y2 to Global GLB Clock Line
2.0
2.8
ns
2.0
tgcp
56 Clock Delay, Clock GLB to Global GLB Clock Line
0.8
1.8
ns
1.8
tioy2/3
57 Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
0.0
0.5
ns
0.0
tiocp
58 Clock Delay, Clock GLB to I/O Cell Global Clock Line
0.8
1.8
ns
1.8
tgoe
53 Global OE
–
2.6
ns
3.9
tsl
50 Output Slew Limited Delay Adder
–
12.0
ns
10.0
-125
MIN. MAX.
–
0.9
1.3
4.3
0.9
–
2.8
–
4.3
0.9
0.8
1.8
0.0
0.8
1.8
–
2.7
–
10.0
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PDF描述
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