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參數(shù)資料
| 型號： | ISL76322ARZ |
| 廠商： | Intersil |
| 文件頁數(shù)： | 12/13頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC VIDEO SERDES LONG 16BIT 48QFN |
| 標(biāo)準(zhǔn)包裝： | 260 |
| 功能： | 串行器/解串器 |
| 輸入類型： | RGB |
| 輸出類型： | 串行 |
| 輸入數(shù)： | 16 |
| 輸出數(shù)： | 1 |
| 電源電壓： | 1.8V, 3.3V |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 48-QFN（7x7） |
| 包裝： | 管件 |
ISL76322
8
December 21, 2013
FN7611.2
HIGH SPEED RECEIVER
HS Differential Input Voltage
VID
75
mVP-P
HS Generated Input Common Mode Voltage
VICM
2.32
V
HS Differential Input Impedance
RIN
80
100
120
Ω
HS Maximum Jitter Tolerance
0.50
UIP-P
I2C
I2C Clock Rate (on SCL)
fI2C
100
400
kHz
I2C Clock Pulse Width (HI or LO)
1.3
s
I2C Clock Low to Data Out Valid
01
s
I2C Start/Stop Setup/Hold Time
0.6
s
I2C Data in Setup Time
100
ns
I2C Data in Hold Time
100
ns
I2C Data out Hold Time
100
ms
NOTES:
8. IDDIO is nominally 50A and not included in this total as it is dominated by the loading of the parallel pins.
9. This parameter is the output data skew from the invalid edge of PCLK_OUT. The setup and hold time provided to a system is dependent on the PCLK
frequency and is calculated as follows: 0.5 * fIN - tDV..
10. Compliance to datasheet limits is assured by one or more methods: production test, characterization and/or design.
Electrical Specifications Unless otherwise indicated, all data is for: VDD_CDR = VDD_CR = 1.8V, VDD_IO = 3.3V,
VDD_TX = VDD_P = VDD_AN = 3.3V, TA = +25°C, Ref_Res = 3.16kΩ, High-speed AC-coupling capacitor = 27nF. Boldface limits apply over the operating
temperature range, -40°C to +105°C.
(Continued)
PARAMETER
SYMBOL
CONDITIONS
MIN
(Note 10) TYP
MAX
(Note 10) UNITS
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PDF描述 |
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參數(shù)描述 |
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