參數(shù)資料
型號(hào)： IDT82V3355TFG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 68/135頁(yè)
文件大小： 0K
描述： IC PLL WAN SYNC ETH 64-TQFP
標(biāo)準(zhǔn)包裝： 1
類(lèi)型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 3:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 64-LQFP
供應(yīng)商設(shè)備封裝： 64-TQFP（10x10）
包裝： 托盤(pán)
其它名稱(chēng)： 82V3355TFG
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)當(dāng)前第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)
IDT82V3355
SYNCHRONOUS ETHERNET WAN PLL
Functional Description
38
May 19, 2009
Table 27: Outputs on OUT1 & OUT2 if Derived from T4 APLL
OUTn_DIVIDER[3
:0] (Output
Divider) 1
outputs on
OUT1 & OUT2 if derived from T4 APLL output 2
77.76 MHz X 4 12E1 X 4 16E1 X 4 24T1 X 4 16T1 X 4
E3
T3
GSM
(26 MHz X 2)
ETH
OBSAI
(30.72 MHz X 10)
GPS
(40 MHz)
0000
Output is disabled (output low).
0001
622.08 MHz 3
0010
311.04 MHz 3
48E1
64E1
96T1
64T1
E3
T3
52 MHz
312.5 MHz
0011
155.52 MHz
24E1
32E1
48T1
32T1
26 MHz
156.25 MHz
153.6 MHz
20 MHz
0100
77.76 MHz
12E1
16E1
24T1
16T1
13 MHz
76.8 MHz
10 MHz
0101
51.84 MHz
8E1
16T1
0110
38.88 MHz
6E1
8E1
12T1
8T1
38.4 MHz
5 MHz
0111
25.92 MHz
4E1
8T1
1000
19.44 MHz
3E1
4E1
6T1
4T1
125 MHz
1001
2E1
4T1
25 MHz
1010
2E1
3T1
2T1
5 MHz
1011
6.48 MHz
E1
2T1
1100
E1
T1
62.5 MHz
1101
T1
1110
1111
Output is disabled (output high).
Note:
1. n = 1 or 2. Each output is assigned a frequency divider.
2. In the APLL, the selected T0/T4 DPLL output may be multiplied. E1 = 2.048 MHz, T1 = 1.544 MHz, E3 = 34.368 MHz, T3 = 44.736 MHz. The blank cell means the configuration is
reserved.
3. The 622.08 MHz and 311.04 MHz differential signals are only output on OUT1.
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