Figure 37. Output Clock Timing Table 61: Output Clock " />
參數(shù)資料
型號(hào)： IDT82V3285AEQG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 48/149頁
文件大?。?/td> 0K
描述： IC PLL WAN SE STRATUM 100TQFP
標(biāo)準(zhǔn)包裝： 90
類型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 5:5
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 托盤
IDT82V3285A
WAN PLL
Electrical Specifications
141
August 7, 2009
9.7
OUTPUT CLOCK TIMING
Figure 37. Output Clock Timing
Table 61: Output Clock Timing
Symbol
Typical Delay (ns)
Peak to Peak Delay Variation (ns)
t1
02
t2
02
t3
02
t4
02
t5
02
t6
02
t7
02
t8
02
t9
02
t10
02
t11
01.5
t12
0
1.5 (not recommended to use)
t13
0
1.5 (not recommended to use)
N X T1 (1.544 MHz)
t
1
N X E1 (2.048 MHz)
E3 (34.368 MHz)
6.48 MHz
19.44 MHz
25.92 MHz
38.88 MHz
51.84 MHz
77.76 MHz
155.52 MHz
311.04 MHz
622.08 MHz
MFRSYNC_2K/
FRSYNC_8K
T3 (44.736 MHz)
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9
t
10
t
11
t
12
t
13
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PDF描述
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