參數(shù)資料
型號(hào)： IDT82V3155PVG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時(shí)鐘及定時(shí)
英文描述： ENHANCED T1/E1/OC3 WAN PLL WITH DUAL REFERENCE INPUTS
中文描述： PLL BASED CLOCK DRIVER, 7 TRUE OUTPUT(S), 5 INVERTED OUTPUT(S), PDSO56
封裝： SSOP-56
文件頁(yè)數(shù)： 100/375頁(yè)
文件大?。?/td> 2430K
代理商： IDT82V3155PVG
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IDT82P2281
SINGLE T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
89
October 7, 2003
3.27
TESTING AND DIAGNOSTIC FACILITIES
3.27.1
PRBS GENERATOR / DETECTOR
The PRBS Generator / Detector generates test pattern to either the
transmit or receive direction, and detects the pattern in the opposite
direction. The direction is determined by the PRBSDIR bit. The pattern
can be generated or detected in unframed mode, in 8-bit-based mode or
in 7-bit-based mode. This selection is made by the PRBSMODE[1:0]
bits. In unframed mode, all the data streams are extracted or replaced
and the per-channel/per-TS configuration in the TEST bit is ignored. In
8-bit-based mode or in 7-bit-based mode, the extracted or replaced
channel/timeslot is specified by the TEST bit. (In 7-bit-based mode, only
the higher 7 bits of the selected channel/timeslot are used for PRBS
test).
3.27.1.1
Pattern Generator
Three patterns are generated: 2
11
-1 pattern per O.150, 2
15
-1 pat-
tern per O.152 and 2
20
-1 pattern per O.150-4.5. They are selected by
the PATS[1:0] bits.
The selected pattern is generated once there is a transition from ‘0’
to ‘1’ on the TESTEN bit.
A single bit error will be inserted to the generated pattern when the
INV bit is set to ‘1’. Before the insertion, the generated pattern can be
inverted when the TINV bit is set.
3.27.1.2
Pattern Detector
When there is a transition from ‘0’ to ‘1’ on the TESTEN bit, the pat-
tern detector starts to extract the data. The extracted data is used to re-
generate a desired pattern which is selected by the PATS[1:0] bits. The
extracted data is compared with the re-generated pattern. If the
extracted data coincides with the pattern, the pattern is synchronized
and it will be indicated by the SYNCV bit. In synchronization state, each
mismatched bit will generate a PRGD Bit Error event. This event is cap-
tured by the BERI bit and is forwarded to the Performance Monitor. An
interrupt reported on the
INT
pin will be enabled by the BERE bit if the
BERI bit is ‘1’. When there are more than 10-bit errors detected in the
fixed 48-bit window, the extracted data is out of synchronization and it
also will be indicated by the SYNCV bit. Any transition (from ‘1’ to ‘0’ or
from ‘0’ to ‘1’) on the SYNCV bit will set the SYNCI bit. An interrupt
reported on the
INT
pin will be enabled by the SYNCE bit if the SYNCI
bit is ‘1’.
Before the data extracted to the pattern detector, the data can be
inverted by setting the RINV bit.
Table 77: Related Bit / Register In Chapter 3.27.1
Bit
Register
Address (Hex)
PRBSDIR
PRBSMODE[1:0]
TESTEN
TEST
PATS[1:0]
TINV
RINV
INV
SYNCV
BERE
SYNCE
BERI
SYNCI
TPLC / RPLC / PRGD Test Configuration
0C7
ID * - Signaling Trunk Conditioning Code
RPLC & TPLC ID * - 41~58 (for T1/J1) / 41~4F & 51~5F (for E1)
PRGD Control
071
PRGD Status/Error Control
072
PRGD Interrupt Indication
073
Note:
*
ID means Indirect Register in the Receive & Transmit Payload Control function blocks.
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PDF描述
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參數(shù)描述
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