參數(shù)資料
型號(hào)： IDT82V2604
廠(chǎng)商： Integrated Device Technology, Inc.
英文描述： INVERSE MULTIPLEXING FOR ATM IDT82V2604
中文描述： 反向復(fù)用的ATM IDT82V2604
文件頁(yè)數(shù)： 8/375頁(yè)
文件大小： 2430K
代理商： IDT82V2604
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List of Tables
vi
October 7, 2003
List of Tables
Table 1: Operating Mode Selection ........................................................................................................................................................................... 12
Table 2: Related Bit / Register In Chapter 3.1 ........................................................................................................................................................... 12
Table 3: Impedance Matching Value For The Receiver ............................................................................................................................................. 13
Table 4: Related Bit / Register In Chapter 3.2 ........................................................................................................................................................... 14
Table 5: Related Bit / Register In Chapter 3.3 & Chapter 3.4 .................................................................................................................................... 15
Table 6: Criteria Of Speed Adjustment Start .............................................................................................................................................................. 16
Table 7: Related Bit / Register In Chapter 3.6 ........................................................................................................................................................... 16
Table 8: Excessive Zero Error Definition ................................................................................................................................................................... 17
Table 9: LOS Condition In T1/J1 Mode ...................................................................................................................................................................... 19
Table 10: LOS Condition In E1 Mode .......................................................................................................................................................................... 19
Table 11: Related Bit / Register In Chapter 3.7 ........................................................................................................................................................... 20
Table 12: The Structure of SF ..................................................................................................................................................................................... 21
Table 13: The Structure of ESF ................................................................................................................................................................................... 22
Table 14: The Structure of T1 DM ............................................................................................................................................................................... 23
Table 15: The Structure of SLC-96 .............................................................................................................................................................................. 24
Table 16: Interrupt Source In T1/J1 Frame Processor ................................................................................................................................................ 26
Table 17: Related Bit / Register In Chapter 3.8.1 ........................................................................................................................................................ 27
Table 18: The Structure Of TS0 In CRC Multi-Frame .................................................................................................................................................. 31
Table 19: FAS/NFAS Bit/Pattern Error Criteria ............................................................................................................................................................ 32
Table 20: Interrupt Source In E1 Frame Processor ..................................................................................................................................................... 34
Table 21: Related Bit / Register In Chapter 3.8.2 ........................................................................................................................................................ 35
Table 22: Monitored Events In T1/J1 Mode ................................................................................................................................................................. 36
Table 23: Related Bit / Register In Chapter 3.9.1 ........................................................................................................................................................ 37
Table 24: Monitored Events In E1 Mode ..................................................................................................................................................................... 38
Table 25: Related Bit / Register In Chapter 3.9.2 ........................................................................................................................................................ 39
Table 26: RED Alarm, Yellow Alarm & Blue Alarm Criteria ......................................................................................................................................... 40
Table 27: Related Bit / Register In Chapter 3.10.1 ...................................................................................................................................................... 41
Table 28: Related Bit / Register In Chapter 3.10.2 ...................................................................................................................................................... 42
Table 29: Related Bit / Register In Chapter 3.11.1 ...................................................................................................................................................... 43
Table 30: Interrupt Summarize In HDLC Mode ........................................................................................................................................................... 44
Table 31: Related Bit / Register In Chapter 3.11.2 ...................................................................................................................................................... 46
Table 32: Related Bit / Register In Chapter 3.12 ......................................................................................................................................................... 47
Table 33: Related Bit / Register In Chapter 3.13 ......................................................................................................................................................... 47
Table 34: Related Bit / Register In Chapter 3.14 ......................................................................................................................................................... 48
Table 35: Related Bit / Register In Chapter 3.15 ......................................................................................................................................................... 50
Table 36: A-Law Digital Milliwatt Pattern ..................................................................................................................................................................... 51
Table 37: μ-Law Digital Milliwatt Pattern ..................................................................................................................................................................... 51
Table 38: Related Bit / Register In Chapter 3.16 ......................................................................................................................................................... 52
Table 39: Operating Modes Selection In T1/J1 Receive Path ..................................................................................................................................... 53
Table 40: Operating Modes Selection In E1 Receive Path .......................................................................................................................................... 58
Table 41: Related Bit / Register In Chapter 3.17 ......................................................................................................................................................... 59
Table 42: Operating Modes Selection In T1/J1 Transmit Path .................................................................................................................................... 60
Table 43: Operating Modes Selection In E1 Transmit Path ......................................................................................................................................... 65
Table 44: Related Bit / Register In Chapter 3.18 ......................................................................................................................................................... 66
Table 45: Related Bit / Register In Chapter 3.19 ......................................................................................................................................................... 67
Table 46: Related Bit / Register In Chapter 3.20.1.1 ................................................................................................................................................... 69
Table 47: E1 Frame Generation .................................................................................................................................................................................. 70
Table 48: Control Over E Bits ...................................................................................................................................................................................... 70
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PDF描述
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