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參數(shù)資料
| 型號： | IDT82V2108PX |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 277/292頁 |
| 文件大小： | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| 標(biāo)準(zhǔn)包裝： | 11 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 128-PQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 82V2108PX |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
75
March 5, 2009
3.13.2.3
Transmit Multiplexed Mode
In this mode (refer to Figure 45), two multiplexed buses are used to
input the data to all eight framers. Chosen by the MTBS (b6, T1/J1-
015H) in each framer, the data on one of the two multiplexed buses is
byte-interleaved input to up to four framers. When each four framers is
selected, the input sequence of the data on one multiplexed bus is
arranged by setting the channel offset TSOFF[6:0] (b6~0, T1/J1-014H).
The data for a different framer from one multiplexed bus must be shifted
by a different channel offset to avoid data mixing. Then the data on the
multiplexed bus will be input to each of the four selected framers with a
byte-interleaved manner.
In the Transmit Multiplexed mode, the data on the system interface
is clocked by MTSCCKB. The active edge of MTSCCKB to sample the
data on the MTSCFS, MTSD and MTSSIG pins is determined by the
TSCCKBFALL (b3, T1/J1-004H). The TSCCKBFALL (b3, T1/J1-004H)
of the eight framers should be set to the same value.
In the Transmit Multiplexed mode, the Multiplexed Transmit Side
System Common Clock B (MTSCCKB) is provided by the system side. It
is used as a common timing clock for all eight framers. The speed of
MTSCCKB can be chosen by the CMS (b5, T1/J1-015H) to be the same
as the data to be transmitted (8.192MHz), or double the data
(16.384MHz). If the speed of MTSCCKB is double the data to be trans-
mitted, there will be two active edges in one bit duration. In this case, the
COFF (b4, T1/J1-015H) determines the active edge to sample the signal
on the MTSD and MTSSIG pins and the active edge to update the pulse
on the MTSFS pin; however, the pulse on MTSCFS is always sampled
on its first active edge. If the CMS (b5, T1/J1-015H) or the COFF (b4,
T1/J1-015H) of any of the eight framers is configured as logic 1, all the
others are taken as logic 1. That is, the CMS (b5, T1/J1-015H) and the
COFF (b4, T1/J1-015H) of the eight framers should be configured to the
same value in the Transmit Multiplexed mode.
In the Transmit Multiplexed mode, the Transmit Side System Com-
mon Clock A (TSCCKA) is provided by the system side. It is used as one
of the reference clocks for the transmit jitter attenuator DPLL for all eight
framers (refer to Chapter 3.20 Transmit Clock for details).
In the Transmit Multiplexed mode, the Multiplexed Transmit Side
System Common Frame Pulse (MTSCFS) is used as a common framing
signal to align data streams on the two multiplexed buses. MTSCFS is
asserted on the F-bit of the selected first framer. The valid polarity of
MTSCFS is configured by the FPINV (b5, T1/J1-005H). The FPINV (b5,
T1/J1-005H) of the eight framers should be the same value.
In the Transmit Multiplexed mode, the bit rate on the MTSD pin is
8.192Mb/s.
In the Transmit Multiplexed mode, MTSSIG input the signaling bits
to be inserted. The signaling bits are channel aligned with the data input
from MTSD. The signaling on the MTSSIG pin may be configured by the
ABXXEN (b4, T1/J1-005H) to be valid only in the upper two-bit positions
of the lower nibble of each channel (i.e. XXXXABXX) in T1 ESF mode.
each channel is the first bit to be transmitted.
Figure 61. T1/J1 Transmit Multiplexed Mode - Functional Timing Example 1
MTSCFS
MTSCCKB
F
Framer1_CH1
45
6
12
3
8
7
F
P
8
B
A
D
C
P
D
P
MTSD
MTSSIG
CH1-1
CH1-2
CH24-8
F
CH1-3
CH1-4
CH1-5
CH24-7
LTDn
LTCKn
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
The CMS (b5, T1/J1-015H) is logic 0, i.e., the bankplane rate is 8.192Mbit/s.
The TSCCKBFALL (b3, T1/J1-004H) is logic 1.
In this example, Framer1 to Framer4 are supposed to be demultiplexed from one multiplexed bus.
The TSOFF[6:0] of Framer1 are set to 7'b0000000, the TSOFF[6:0] of Framer2 are set to 7'b0000001,
the TSOFF[6:0] of Framer3 are set to 7'b0000010, the TSOFF[6:0] of Framer4 are set to 7'b0000011,
the BOFF[2:0] of the four Framers are set to logic 0:
F-bit
Parity
bit
Framer2
F-bit
Parity
bit
Framer3
F-bit
Parity
bit
F-bit
Parity
bit
Framer1
Line Interface (of any of the Framer1 to Framer4). LTCKn is 1.544M:
Framer4
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