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參數(shù)資料
| 型號： | IDT82P2288BB8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 350/362頁 |
| 文件大?。?/td> | 0K |
| 描述： | TXRX T1/J1/E1 8CHAN 256-PBGA |
| 標準包裝： | 1,000 |
| 類型： | 收發(fā)器 |
| 規(guī)程： | IEEE 1149.1 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 256-BBGA |
| 供應(yīng)商設(shè)備封裝： | 256-PBGA（17x17） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82P2288BB8 |
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IDT82P2288
OCTAL T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
Functional Description
88
March 04, 2009
3.18.2.4 Offset
Bit offset and timeslot offset are both supported in all the operating
modes. The offset is between the framing pulse on the TSFSn/MTSFS
pin and the start of the corresponding frame input on the TSDn/
MTSDA(MTSDB) pin. The signaling bits on the TSIGn/
MTSIGA(MTSIGB) pin are always per-timeslot aligned with the data on
the TSDn/MTSDA(MTSDB) pin.
Refer to Chapter 3.18.1.4 Offset for the base line without offset in
different operating modes and the configuration of the offset.
In Non-multiplexed mode, the timeslot offset can be configured from
0 to 31 timeslots (0 & 31 are included). In Multiplexed mode, the timeslot
offset can be configured from 0 to 127 timeslots (0 & 127 are included).
3.19 TRANSMIT PAYLOAD CONTROL
Different test patterns can be inserted in the data stream to be trans-
mitted or the data stream to be transmitted can be extracted to the
PRBS Generator/Detector for test in this block.
To enable all the functions in the Transmit Payload Control, the
PCCE bit must be set to ‘1’.
The following methods can be executed on the data input from the
TSDn/MTSDA (MTSDB) pins on a per-channel/per-TS basis or on a
global basis of the corresponding link (the methods are arranged from
the highest to the lowest in priority):
When the TESTEN bit is enabled and the PRBSDIR bit is ‘1’, the
data to be transmitted will be extracted to the PRBS Generator/
Detector. The data to be transmitted can be extracted in unframed
mode, in 8-bit-based mode or in 7-bit-based mode. This selection
is made by the PRBSMODE[1:0] bits. In unframed mode, all the
data stream to be transmitted is extracted and the per-channel/per-
TS configuration in the TEST bit is ignored. In 8-bit-based mode or
in 7-bit-based mode, the data will only be extracted on the channel/
timeslot configured by the TEST bit. Refer to Chapter 3.27.1 PRBS
Generator / Detector for details.
Configured by the ZCS[2:0] bits, four types of Zero Code Suppres-
sion can be selected to implement to the data of all the channels of
the corresponding link. This function is only supported in T1/J1
mode.
Selected by the GSUBST[2:0] bits, the data of all channels/
timeslots of the corresponding link will be replaced by the trunk
code set in the DTRK[7:0] bits, the milliwatt pattern defined in
Elastic Store Buffer (refer to Chapter 3.27.2.2 Payload Loopback).
When the GSUBST[2:0] bits are set to ‘000’, these replacements
will be performed on a per-channel/per-TS basis by setting the
SUBST[2:0] bits in the corresponding channel/timeslot.
Controlled by the SIGINS bit, the signaling bits input from the
TSIGn/MTSIGA (MTSIGB) pins (after processed by the signaling
trunk conditioning replacement and/or valid signaling bits selec-
tion) can be inserted into its signaling bit position of the data
stream to be transmitted.
Invert the most significant bit, the even bits and/or the odd bits by
setting the SINV, OINV, EINV bits.
When the TESTEN bit is enabled and the PRBSDIR bit is ‘0’, the
data to be transmitted will be replaced by the test pattern gener-
ated from the PRBS Generator/Detector. The data to be transmit-
ted can be replaced in unframed mode, in 8-bit-based mode or in
7-bit-based mode. This selection is made by the PRBSMODE[1:0]
bits. In unframed mode, all the data stream to be transmitted is
replaced and the per-channel/per-TS configuration in the TEST bit
is ignored. In 8-bit-based mode or in 7-bit-based mode, the data
will only be replaced on the channel/timeslot configured by the
TEST bit. Refer to Chapter 3.27.1 PRBS Generator / Detector for
details.
Table 44: Related Bit / Register In Chapter 3.18
Bit
Register
Address (Hex)
TMUX
Backplane Global Configuration
010
MTSDA
TSLVCK
TMODE
TBIF Operating Mode
043, 143, 243, 343,
443, 543, 643, 743
MAP[1:0]
(T1/J1 only)
G56K
ID * - Channel Control (for T1/J1) /
Timeslot Control (for E1)
TPLC ID * - 01~18 (for
T1/J1) / 00~1F (for E1)
GAP
PCCE
TPLC Control Enable
0CC, 1CC, 2CC, 3CC,
4CC, 5CC, 6CC, 7CC
FBITGAP
(T1/J1 only)
TBIF Option Register
042, 142, 242, 342,
442, 542, 642, 742
FE
DE
FSTYP
FSINV
CMS
EDGE
TBIF Bit Offset
045, 145, 245, 345,
445, 545, 645, 745
BOFF[2:0]
TCOFAI
RTSFS Change Indication
04B, 14B, 24B, 34B,
44B, 54B, 64B, 74B
TCOFAE
RTSFS Interrupt Control
04C, 14C, 24C, 34C,
44C, 54C, 64C, 74C
TSOFF[6:0]
TBIF TS Offset
044, 144, 244, 344,
444, 544, 644, 744
Note:
* ID means Indirect Register in the Transmit Payload Control function block.
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