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參數(shù)資料
| 型號： | IDT82P2281PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 341/371頁 |
| 文件大?。?/td> | 0K |
| 描述： | TXRX T1/E1/J1 LONG/SHORT 80-TQFP |
| 標(biāo)準(zhǔn)包裝： | 30 |
| 類型： | 收發(fā)器 |
| 規(guī)程： | T1，E1，J1 |
| 電源電壓： | 3 V ~ 3.6 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 80-LQFP |
| 供應(yīng)商設(shè)備封裝： | 80-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 82P2281PF |
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IDT82P2281
SINGLE T1/E1/J1 LONG HAUL / SHORT HAUL TRANSCEIVER
71
August 20, 2009
3.18
TRANSMIT SYSTEM INTERFACE
The Transmit System Interface determines how to input the data to
the device. The timing clocks and framing pulses can be provided by the
system backplane or obtained from the processed data. The Transmit
System Interface supports various configurations to meet various
requirements in different applications.
3.18.1
T1/J1 MODE
In T1/J1 mode, the Transmit System Interface can be set in Non-
multiplexed Mode or Multiplexed Mode. In the Non-multiplexed Mode,
the TSD pin is used to input the data at the bit rate of 1.544 Mb/s or
2.048 Mb/s (T1/J1 mode E1 rate). While in the Multiplexed Mode, the
data is byte-interleaved from one high speed data stream and inputs on
the MTSD pin at the bit rate of 8.192 Mb/s. The demultiplexed data input
to the link is 2.048 Mb/s on the system side and converted into 1.544
Mb/s format to the device.
In Transmit Clock Master mode, the device output TSCKn and
TSFSn, however in Transmit Clock Slave mode, TSCKn & TSFSn are
input the device from outside.
In the Transmit Clock Master mode, if TSCK outputs pulses during
the entire T1/J1 frame, the Transmit System Interface is in Transmit
Clock Master Full T1/J1 mode. If only the clocks aligned to the selected
channels are output on TSCK, the Transmit System Interface is in
Transmit Clock Master Fractional T1/J1 mode.
In the Transmit Clock Slave mode, the backplane data rate may be
equal to 1.544 Mb/s (i.e., the line data rate) or 2.048 Mb/s or 8.192 Mb/s.
If the backplane data rate is 2.048 Mb/s or 8.192 Mb/s, the Transmit
System Interface is in T1/J1 mode E1 rate and the data to be transmitted
will be mapped to 1.544 Mb/s i device per 3 kinds of schemes.
Table 42 summarizes how to set the transmit system interface into
various operating modes and the pins’ direction of the transmit system
interface in different operating modes.
3.18.1.1
Transmit Clock Master Mode
In the Transmit Clock Master mode, the timing signal on the TSCK
pin and framing pulse on the TSFS pin are used to input the data on the
TSD pin. The signaling bits on the TSIG pin are per-channel aligned with
the data on the TSD pin.
In the Transmit Clock Master mode, the data on the system inter-
face is clocked by the TSCK. The active edge of the TSCK used to
update the pulse on the TSFS is determined by the FE bit. The active
edge of the TSCK used to sample the data on the TSD and TSIG is
determined by the DE bit. If the FE bit and the DE bit are not equal, the
pulse on the TSFS is ahead.
In the Transmit Clock Master mode, the TSFS can indicate each F-
bit or the first F-bit of every SF/ESF/T1 DM/SLC-96 multi-frame. The
indications are selected by the FSTYP bit. The active polarity of the
TSFS is selected by the FSINV bit.
The Transmit Clock Master mode includes two sub-modes: Trans-
mit Clock Master Full T1/J1 mode and Transmit Clock Master Fractional
T1/J1 mode.
3.18.1.1.1
Transmit Clock Master Full T1/J1 Mode
Besides all the common functions described in the Transmit Clock
Master mode, the special feature in this mode is that the TSCK is a stan-
dard 1.544 MHz clock, and the data in the F-bit and all 24 channels in a
standard T1/J1 frame are clocked in by the TSCK.
3.18.1.1.2
Transmit Clock Master Fractional T1/J1 Mode
Besides all the common functions described in the Transmit Clock
Master mode, the special feature in this mode is that the TSCK is a
gapped 1.544 MHz clock (no clock signal during the selected channel).
The TSCK is gapped during the F-bit if the FBITGAP bit is set to ‘1’.
The TSCK is also gapped during the channels or the Bit 8 duration by
Table 42: Operating Modes Selection In T1/J1 Transmit Path
TMUX TMODE
G56K, GAP /
FBITGAP
MAP[1:0] 2
Operating Mode
Transmit System Interface Pin
Input
Output
0
00 / 0
X
Transmit Clock Master Full T1/J1
TSD, TSIG
TSCK, TSFS
not all 0s 1
Transmit Clock Master Fractional T1/J1
1X
00
Transmit Clock Slave - T1/J1 Rate
TSD, TSIG, TSCK, TSFS
X
01
Transmit Clock Slave - T1/J1 Mode E1 Rate per G.802
10
Transmit Clock Slave - T1/J1 Mode E1 Rate per One Filler Every
Four CHs
11
Transmit Clock Slave - T1/J1 Mode E1 Rate per Continuous CHs
1X
X
01
Transmit Multiplexed - T1/J1 Mode E1 Rate per G.802
MTSCK, MTSFS, MTSD,
MTSIG
X
10
Transmit Multiplexed - T1/J1 Mode E1 Rate per One Filler Every
Four CHs
11
Transmit Multiplexed - T1/J1 Mode E1 Rate per Continuous CHs
NOTE:
1. When the G56K, GAP bits in TPLC indirect registers are set, the PCCE bit must be set to ‘1’.
2. The MAP[1:0] bits can not be set to ‘00’ in the Transmit Multiplexed mode.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT82P2282PF | TXRX T1/J1/E1 2CHAN 100-TQFP |
| IDT82P2284BB | TXRX T1/J1/E1 4CHAN 208-PBGA |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| IDT82P2281PFBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Single T1/E1/J1 Long Haul / Short Haul Transceiver |
| IDT82P2281PFG | 功能描述:TXRX T1/E1/J1 LONG/SHORT 80-TQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:2,500 系列:- 類型:驅(qū)動器 驅(qū)動器/接收器數(shù):4/0 規(guī)程:RS422 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:16-SOIC N 包裝:帶卷 (TR) |
| IDT82P2281PFG8 | 功能描述:TXRX SGL T1/E1/J1 80-TQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR) |
| IDT82P2281PFGBLANK | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Single T1/E1/J1 Long Haul / Short Haul Transceiver |
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