OPERATING CHARACTERISTICS, T
參數(shù)資料
型號： IDT74SSTV16859NLG8
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 4/6頁
文件大小： 0K
描述： IC BUFFER 13-26BIT SSTL 56VFQFPN
標(biāo)準(zhǔn)包裝： 3,000
系列： 74SSTV
邏輯類型： 13 位至 26 位寄存緩沖器，帶 SSTL_2 輸入和輸出
電源電壓： 2.3 V ~ 2.7 V
位數(shù)： 13，26
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 56-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 56-VFQFP-EP（8x8）
包裝： 帶卷 (TR)
其它名稱： 74SSTV16859NLG8
4
INDUSTRIALTEMPERATURERANGE
IDT74SSTV16859
13-BIT TO 26-BIT REGISTERED BUFFER WITH SSTL I/O
OPERATING CHARACTERISTICS, TA = 25C (1)
Symbol
Parameter
Min.
Typ.(1)
Max.
Unit
VDD
SupplyVoltage
VDDQ
—
2.7
V
VDDQ
OutputSupplyVoltage
2.3
2.5
2.7
V
VREF
ReferenceVoltage(VREF=VDDQ/2)
1.15
1.25
1.35
V
VTT
TerminationVoltage
VREF– 40mV
VREF
VREF+ 40mV
V
VI
InputVoltage
0
—
VDD
V
VIH
AC High-Level Input Voltage
DataInputs
VREF+ 310mV
—
V
VIL
AC Low-Level Input Voltage
DataInputs
—
VREF– 310mV
V
VIH
DC High-Level Input Voltage
DataInputs
VREF+ 150mV
—
V
VIL
DC Low-Level Input Voltage
DataInputs
—
VREF– 150mV
V
VIH
High-LevelInputVoltage
RESET
1.7
—
V
VIL
Low-LevelInputVoltage
RESET
—
0.7
V
VICR
Common-ModeInputRange
CLK, CLK
0.97
—
V
VI(PP)
Peak-to-PeakInputVoltage
CLK, CLK
360
—
mV
IOH
High-LevelOutputCurrent
—
– 20
mA
IOL
Low-LevelOutputCurrent
—
20
TA
OperatingFree-AirTemperature
– 40
—
+85
°C
NOTE:
1. The RESET input of the device must be held at VDD or GND to ensure proper device operation.
SWITCHING CHARACTERISTICS OVER RECOMMENDED FREE-AIR OPERATING
RANGE (UNLESS OTHERWISE NOTED)
VDD = 2.5V ± 0.2V
Symbol
Parameter
Min
Max.
Unit
fMAX
200
—
MHz
tPD
CLK and CLK to Q
1.1
2.8
ns
tPHL
RESET to Q
—
5
ns
TIMING REQUIREMENTS OVER RECOMMENDED OPERATING FREE-AIR
TEMPERATURERANGE
VDD = 2.5V ± 0.2V
Symbol
Parameter
Min.
Max.
Unit
CLOCK
Clock Frequency
—
200
MHz
tw
Pulse Duration, CLK, CLK HIGH or LOW
2.5
—
ns
tACT
DifferentialInputsActiveTime(1)
—22
ns
tINACT
DifferentialInputsInactiveTime(2)
—22
ns
tSU
Setup Time, Fast Slew Rate(3,5)
Data Before CLK
↑, CLK↓
0.75
—
ns
Setup Time, Slow Slew Rate(4,5)
0.9
—
ns
tN
Hold Time, Fast Slew Rate(3,5)
Data Before CLK
↑, CLK ↓
0.75
—
ns
Hold Time, Slow Slew Rate(2,5)
0.9
—
ns
NOTES:
1. Data inputs must be low a minimum time of tACT max., after RESET is taken HIGH.
2. Data and clock inputs must be held at valid levels (not floating) a minimum time of tINACT max., after RESET is taken LOW.
3. For data signal input slew rate is
≥1V/ns.
4. For data signal input slew rate is
≥0.5V/ns and <1V/ns.
5. CLK, CLK signal input slew rates are
≥1V/ns.
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PDF描述
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參數(shù)描述
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