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參數(shù)資料
| 型號： | IDT74SSTUBH32868ABKG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 22/22頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BUFFER 28BIT CONF DDR2 176BGA |
| 標(biāo)準(zhǔn)包裝： | 208 |
| 邏輯類型： | 1:1、1:2 可配置寄存緩沖器 |
| 電源電壓： | 1.7 V ~ 1.9 V |
| 位數(shù)： | 28 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 176-TFBGA |
| 供應(yīng)商設(shè)備封裝： | 176-CABGA（6x15） |
| 包裝： | 托盤 |
| 其它名稱： | 74SSTUBH32868ABKG |
IDT74SSTUBH32868A
28-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
28-BIT CONFIGURABLE REGISTERED BUFFER FOR DDR2
9
IDT74SSTUBH32868A
7105/7
Parity and Standby Function Table
Inputs1
Outputs
RESET
DCS0
DCS1
CLK
Σ of Inputs = H (D1 - D28)
PAR_IN2
QERR3
HL
X
↑↓
Even
L
H
HL
X
↑↓
Odd
L
HL
X
↑↓
Even
H
L
HL
X
↑↓
Odd
H
HX
L
↑↓
Even
L
H
HX
L
↑↓
Odd
L
HX
L
↑↓
Even
H
L
HX
L
↑↓
Odd
H
HH
H
↑↓
XX
QERR0
4
HX
X
↑↓
XX
QERR0
LX or
Floating
X or
Floating
X or
Floating
X or
Floating
X or Floating
H
1
H = HIGH Voltage Level
L = LOW Voltage Level
X = Don’t Care
↑ = LOW to HIGH
↓ = HIGH to LOW
2
PAR_IN arrives one clock cycle after the data to which it applies.
3
This transition assumes QERR is HIGH at the crossing of CLK going HIGH and CLK going LOW. If
QERR is LOW, it stays latched LOW for two clock cycles or until RESET is driven LOW.
4
If DCS0, DCS1, and CSGEN are driven HIGH, the device is placed in low-power mode (LPM). If a parity
error occurs on the clock cycle before the device enters the LPM and the QERR output is driven LOW, it stays
latched LOW for the LPM plus two clock cycles or until RESET is driven LOW.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT74SSTV16857PAG | IC BUFFER 14BIT SSTL I/O 48TSSOP |
| IDT74SSTV16859PAG8 | IC BUFFER 13-26BIT SSTL 64-TSSOP |
| IDT74SSTVF16857PAG | IC BUFFER 14BIT SSTL I/O 48-TSSO |
| IDT74SSTVF16859PAG | IC BUFFER 13-26BIT SSTL 64-TSSOP |
| IDT74SSTVN16859CPAG8 | IC BUFFER 13-26BIT SSTL 64-TSSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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