參數(shù)資料
型號： IDT74SSTUBH32865ABKG8
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 2/17頁
文件大?。?/td> 0K
描述： IC BUFFER 28BIT 1:2 REG 160-BGA
產品變化通告： Product Discontinuation 09/Dec/2011
標準包裝： 1,000
邏輯類型： 1:2 寄存緩沖器，帶奇偶位
電源電壓： 1.7 V ~ 1.9 V
位數(shù)： 28
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 160-LFBGA
供應商設備封裝： 160-CABGA（9x13）
包裝： 帶卷 (TR)
其它名稱： 74SSTUBH32865ABKG8
IDT74SSTUBH32865A
28-BIT 1:2 REGISTERED BUFFER FOR DDR2
COMMERCIAL TEMPERATURE GRADE
28-BIT 1:2 REGISTERED BUFFER FOR DDR2
10
IDT74SSTUBH32865A
7103/10
Timing Requirements Over Recommended Operating Free-Air Temperature
Range
Switching Characteristics Over Recommended Free Air Operating Range
(unless otherwise noted)
Symbol
Parameter
VDD = 1.8V ± 0.1V
Units
Min.
Max.
fCLOCK
Clock Frequency
410
MHz
tW
Pulse Duration; CLK, CLK HIGH or LOW
1
ns
tACT
Differential Inputs Active Time1
1
VREF must be held at a valid input voltage level and data inputs must be held at valid logic levels for a
minimum time of tACT(max) after RESET is taken HIGH.
10
ns
tINACT
Differential Inputs Inactive Time2
2
VREF, data, and clock inputs must be held at a valid input voltage levels (not floating) for a minimum
time of tINACT(max) after RESET is taken LOW.
15
ns
tSU
Setup
Time
DCS0 before CLK
↑, CLK↓, DCS and CSGateEN
HIGH; DCS1 before CLK
↑, CLK↓, DCS0 and
CSGateEN HIGH
0.6
ns
DCSn, DODT, DCKE, and Dn after CLK
↑, CLK↓
0.5
PARIN after CLK
↑, CLK↓
0.5
tH
Hold
Time
DCSn, DODT, DCKE, and Dn after CLK
↑, CLK↓
0.4
ns
PARIN after CLK
↑, CLK↓
0.4
Symbol
Parameter
VDD = 1.8V ± 0.1V
Units
Min.
Max.
fMAX
Max Input Clock Frequency
410
MHz
tPDM1
1
Design target as per JEDEC specifications.
Propagation Delay, single bit switching, CLK
↑ to CLK↓ to Qn
1.1
1.6
ns
tPDQ2
2
Production Test. (See Production Test Circuit in TEST CIRCUIT AND WAVEFORM section.)
Propagation Delay, single-bit switching, CLK
↑ / CLK↓ to Qn
0.4
0.8
ns
tPDMSS1
Propagation Delay, simultaneous switching, CLK
↑ to CLK↓ to Qn
1.7
ns
tLH
LOW to HIGH Propagation Delay, CLK
↑ to CLK↓ to PTYERR
1.2
3
ns
tHL
HIGH to LOW Propagation Delay, CLK
↑ to CLK↓ to PTYERR
13
ns
tPHL
HIGH to LOW Propagation Delay, RESET
↓ to Qn↓
3ns
tPLH
LOW to HIGH Propagation Delay, RESET
↓ to PTYERR↑
3ns
相關PDF資料
PDF描述
IDT74SSTUBH32868ABKG IC BUFFER 28BIT CONF DDR2 176BGA
IDT74SSTV16857PAG IC BUFFER 14BIT SSTL I/O 48TSSOP
IDT74SSTV16859PAG8 IC BUFFER 13-26BIT SSTL 64-TSSOP
IDT74SSTVF16857PAG IC BUFFER 14BIT SSTL I/O 48-TSSO
IDT74SSTVF16859PAG IC BUFFER 13-26BIT SSTL 64-TSSOP
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參數(shù)描述
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