參數(shù)資料
型號: IDT72V845L10PF
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 7/26頁
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描述: IC FIFO SYNC 4096X18 128QFP
標(biāo)準(zhǔn)包裝: 72
系列: 72V
功能: 異步,同步
存儲容量: 72K(4K x 18)
數(shù)據(jù)速率: 100MHz
訪問時(shí)間: 10ns
電源電壓: 3 V ~ 3.6 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 128-LQFP
供應(yīng)商設(shè)備封裝: 128-TQFP(14x20)
包裝: 托盤
其它名稱: 72V845L10PF
IDT72V805/72V815/72V825/72V835/72V845
3.3 V CMOS DUAL SyncFIFO 256 x 18, 512 x 18, 1,024 x 18, 4,096 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
15
FEBRUARY 11, 2009
WCLK
tCLKH
tCLKL
tENS
tENH
WEN
PAE
tENS
tPAEA
n + 1 words in FIFO(2),
n+2wordsinFIFO(3)
n words in FIFO(2),
n + 1 words in FIFO(3)
RCLK
tPAEA
REN
4295 drw 13
n words in FIFO(2),
n + 1 words in FIFO(3)
NOTES:
1. n =
PAE offset.
2. For IDT Standard Mode.
3. For FWFT Mode.
4.
PAE is asserted LOW on RCLK transition and reset to HIGH on WCLK transition.
5. Select this mode by setting (
FL, RXI, WXI) = (0,0,0), (0,0,1), (0,1,0), (0,1,1) or (1,1,1) during Reset.
RCLK
tCLK
tENS
tENH
LD
REN
Q0—Q15
PAE OFFSET
PAF OFFSET
PAE OFFSET
UNKNOWN
tA
tENS
4295 drw 12
tCLKH
tCLKL
WCLK
tCLKH
tCLKL
tCLK
tENS
tENH
LD
WEN
D0—D15
tDS
tDH
PAE OFFSET
PAF OFFSET
D0—D11
PAE OFFSET
tENS
4295 drw 11
Figure 13. Asynchronous Programmable Almost-Empty Flag Timing (IDT Standard and FWFT Modes)
Figure 11. Write Programmable Registers (IDT Standard and FWFT Modes)
Figure 12. Read Programmable Registers (IDT Standard Mode)
相關(guān)PDF資料
PDF描述
IDT72V851L10TFG IC FIFO 8192X9 DUAL SYNC 64TQFP
IDT72V85L15PAG IC FIFO ASYNCH 4096X18 56TSSOP
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IDT72V8981JG IC DGTL SW 128X128 44-PLCC
IDT72V8985JG IC DGTL SW ST-BUS/GCI 44-PLCC
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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