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參數(shù)資料
| 型號： | IDT72V815L10PF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 14/26頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FIFO SYNC 512X18 10NS 128QFP |
| 標準包裝： | 72 |
| 系列： | 72V |
| 功能： | 異步，同步 |
| 存儲容量： | 9.2K（512 x 18） |
| 數(shù)據(jù)速率： | 100MHz |
| 訪問時間： | 10ns |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-LQFP |
| 供應(yīng)商設(shè)備封裝： | 128-TQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 72V815L10PF |
IDT72V805/72V815/72V825/72V835/72V845
3.3 V CMOS DUAL SyncFIFO 256 x 18, 512 x 18, 1,024 x 18, 4,096 x 18
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
21
FEBRUARY 11, 2009
D0 - D17
WEN
RCLK
FF
REN
tENH
Q0 - Q17
DATA READ
NEXT DATA READ
DATA IN OUTPUT REGISTER
LOW
OE
DATA WRITE
4295 drw 24
WCLK
NO WRITE
1
2
1
2
tDS
NO WRITE
tWFF
tA
tENS
tDS
tA
Wd
(1)
tENS
tSKEW1
WCLK
D0 - D17
WEN
FF
RCLK
REN
tWFF
DATAIN VALID
NO OPERATION
(1)
tSKEW1
4295 drw 25
tENH
1
2
tCLKH
tCLKL
tCLK
tDS
tDH
tENS
Figure 25. Write Cycle Timing with Double Register-Buffered
FF
FF (IDT Standard Mode)
NOTES:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
FF will go HIGH after one WCLK cycle plus tWFF. If the time between the rising
edge of RCLK and the rising edge of WCLK is less than tSKEW1, then the
FF deassertion time may be delayed an extra WCLK cycle.
2.
LD = HIGH.
3. Select this mode by setting (
FL, RXI, WXI) = (0,1,0) or (1,1,0) during Reset.
Figure 24. Double Register-Buffered Full Flag Timing (IDT Standard Mode)
NOTES:
1. tSKEW1 is the minimum time between a rising RCLK edge and a rising WCLK edge to guarantee that
FF will go HIGH after one WCLK cycle plus tRFF. If the time between the rising
edge of RCLK and the rising edge of WCLK is less than tSKEW1. then the
FF deassertion may be delayed an extra WCLK cycle.
2.
LD = HIGH
3. Select this mode by setting (
FL, RXI, WXI) = (0,1,0) or (1,1,0) during Reset.
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PDF描述 |
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參數(shù)描述 |
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