DIGITAL SWITCH 512 x 512 TABLE 7 " />
參數(shù)資料
型號(hào)： IDT72V70200PF8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 2/23頁(yè)
文件大?。?/td> 0K
描述： IC DGTL SW 512X512 3.3V 100-TQFP
標(biāo)準(zhǔn)包裝： 750
系列： 72V
類型： 多路復(fù)用器
電路： 1 x 16:16
獨(dú)立電路： 1
電壓電源： 單電源
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
包裝： 帶卷 (TR)
其它名稱： 72V70200PF8
10
COMMERCIALTEMPERATURERANGE
IDT72V70200 3.3V TIME SLOT INTERCHANGE
DIGITAL SWITCH 512 x 512
TABLE 7 .RAME ALIGNMENT REGISTER (.AR) BITS
0123
4
5
6
7
8
9
10
11
12
13
14
15
16
ST-BUS Frame
CLK
Offset Value
FE Input
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
GCI Frame
CLK
Offset Value
FE Input
(FD[10:0] = 06H)
(FD11 = 0, sample at CLK LOW phase)
(FD[10:0] = 09H)
(FD11 = 1, sample at CLK HIGH phase)
5711 drw07
Figure 4. Example for Frame Alignment Measurement
Bit
Name
Description
15-13
Unused
Must be zero for normal operation.
12
CFE
When CFE = 1, the frame evaluation is completed and bits FD10 to FD0 bits contains a valid frame alignment
(Complete Frame Evaluation)
offset. This bit is reset to zero, when SFE bit in the IMS register is changed from 1 to 0.
11
FD11
The falling edge of FE (or rising edge for GCI mode) is sampled during the CLK-high phase (FD11 = 1)
(Frame Delay Bit 11)
or during the CLK-low phase (FD11 = 0). This bit allows the measurement resolution to CLK cycle.
10-0
FD10-0
The binary value expressed in these bits refers to the measured input offset value. These bits are rest to
(Frame Delay Bits)
zero when the SFE bit of the IMS register changes from 1 to 0. (FD10 – MSB, FD0 – LSB)
Read/Write Address:
02H,
Reset Value:
0000H.
15
14
13
12
11
10
9876543210
0
CFE
FD11
FD10
FD9
FD8
FD7
FD6
FD5
FD4
FD3
FD2
FD1
FD0
相關(guān)PDF資料
PDF描述
MS3450L22-6S CONN RCPT 3POS WALL MNT W/SCKT
IDT72V70800TFG8 IC DGTL SW 512X512 3.3V 64-STQFP
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參數(shù)描述
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