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參數(shù)資料
| 型號(hào)： | IDT72V70180PFG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 10/13頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DGTL SW 128X128 3.3V 64-TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | 72V |
| 類型： | 多路復(fù)用器 |
| 電路： | 1 x 4:4 |
| 獨(dú)立電路： | 1 |
| 電壓電源： | 單電源 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-LQFP |
| 供應(yīng)商設(shè)備封裝： | 64-TQFP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 72V70180PFG |
6
COMMERCIALTEMPERATURERANGE
IDT72V70180 3.3V TIME SLOT INTERCHANGE
DIGITAL SWITCH 128 x 128
Connection Memory
10000001
10000010
Data Memory
0
1
0
2
1
3
Stream
Control Register
CRb7
5716 drw03
10000000
The Control Register is only accessed when A7-A0
are all zeroed. When A7 =1, up to 32 bytes are
randomly accessable via A0-A4 at any one instant.
Of which stream these bytes (channels) are accessed
is determined by the state of CRb1 -CRb0.
CRb6CRb5CRb4CRb3CRb2CRb1CRb0
CRb1CRb0
0
1
CRb4
10011111
External Address Bits A7-A0
Channel 0
Channel 1
Channel 2
Channel 0
Channel 1
Channel 2
Channel 0
Channel 1
Channel 2
Channel 0
Channel 1
Channel 2
Channel 31
Figure 3. Addressing Internal Memories
If the LPBK bit is high, the associated TX output channel data is internally
looped back to the RX input channel (i.e., RX n channel m data comes from the
TX n channel m). If the LPBK bit is low, the loopback feature is disabled. For
proper per-channel loopback operation, the contents of the frame delay offset
registers must be set to zero.
INITIALIZATION OF THE IDT72V70180
After power up, the state of the connection memory is unknown. As such,
theoutputsshouldbeputinhighimpedancebyholdingtheODElow. Whilethe
ODE is low, the microprocessor can initialize the device, program the active
paths, and disable unused outputs by programming the OE bit in connection
memory. Once the device is configured, the ODE pin (or OSB bit depending
on initialization) can be switched.
CONNECTION MEMORY CONTROL
If the ODE pin or the OSB bit is high, the OE bit of each connection memory
location controls the output drivers-enables (if high) or disables (if low). See
Table 4 for detail.
Theprocessorchannel(PC)bitoftheconnectionmemoryselectsbetween
Processor Mode and Connection Mode. If high, the contents of the connection
memoryareoutputontheTXstreams. Iflow,thestreamaddressbit(SAB)and
the channel address bit (CAB) of the connection memory defines the source
information(streamandchannel)ofthetime-slotthatwillbeswitchedtotheoutput
from data memory.
The
V/C(Variable/ConstantDelay)bitineachconnectionmemorylocation
allows the per-channel selection between variable and constant throughput
delay modes.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT72V70190PFG | IC DGTL SW 256X256 3.3V 64-TQFP |
| IDT72V70200PFG | IC DGTL SW 512X512 3.3V 100-TQFP |
| IDT72V70210DAG | IC DGTL SW 1024X1024 144-TQFP |
| IDT72V70800PFG | IC DGTL SW 512X512 3.3V 64-TQFP |
| IDT72V70810PFG | IC DGTL SW 1024X1024 3.3V 64TQFP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT72V70180PFG8 | 功能描述:IC DGTL SW 128X128 3.3V 64-TQFP RoHS:是 類別:集成電路 (IC) >> 邏輯 - 信號(hào)開關(guān)，多路復(fù)用器，解碼器 系列:72V 標(biāo)準(zhǔn)包裝:48 系列:74VHC 類型:多路復(fù)用器 電路:4 x 2:1 獨(dú)立電路:1 輸出電流高，低:8mA，8mA 電壓電源:單電源 電源電壓:2 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:16-SOIC 包裝:管件 |
| IDT72V70190PF | 功能描述:IC DGTL SW 256X256 3.3V 64-TQFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - 信號(hào)開關(guān)，多路復(fù)用器，解碼器 系列:72V 標(biāo)準(zhǔn)包裝:48 系列:74VHC 類型:多路復(fù)用器 電路:4 x 2:1 獨(dú)立電路:1 輸出電流高，低:8mA，8mA 電壓電源:單電源 電源電壓:2 V ~ 5.5 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:16-SOIC（0.154"，3.90mm 寬） 供應(yīng)商設(shè)備封裝:16-SOIC 包裝:管件 |
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