IDT72V3653/72V3663/72V3673 3.3V CMOS SyncFIFOTM WITH
參數(shù)資料
型號(hào): IDT72V3673L10PF
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 14/30頁
文件大?。?/td> 0K
描述: IC SYNCFIFO 8192X36 10NS 128TQFP
標(biāo)準(zhǔn)包裝: 36
系列: 72V
功能: 異步,同步
存儲(chǔ)容量: 288K(8K x 36)
數(shù)據(jù)速率: 100MHz
訪問時(shí)間: 10ns
電源電壓: 3.15 V ~ 3.45 V
工作溫度: 0°C ~ 70°C
安裝類型: 表面貼裝
封裝/外殼: 128-LQFP
供應(yīng)商設(shè)備封裝: 128-TQFP(14x20)
包裝: 托盤
其它名稱: 72V3673L10PF
21
COMMERCIALTEMPERATURERANGE
IDT72V3653/72V3663/72V3673 3.3V CMOS SyncFIFOTM WITH
BUS-MATCHING 2,048 x 36, 4,096 x 36, and 8,192 x 36
NOTES:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for OR to transition HIGH and to clock the next word to the FIFO output register in three CLKB cycles.
If the time between the rising CLKA edge and rising CLKB edge is less than tSKEW1, then the transition of OR HIGH and load of the first word to the output register may occur one CLKB
cycle later than shown.
2. If Port B size is word or byte, OR is set LOW by the last word or byte read from the FIFO, respectively.
Figure 11. OR Flag Timing and First Data Word Fall Through when FIFO is Empty (FWFT Mode)
CSA
W/RA
MBA
IR
A0-A35
CLKB
OR
CSB
W/RB
MBB
ENA
ENB
B0-B35
CLKA
4662 drw13
12
3
tCLKH
tCLKL
tCLK
tENS2
tENH
tDS
tDH
tSKEW1
tCLK
tCLKL
tREF
tENS2
tENH
tA
Old Data in FIFO Output Register
W1
LOW
HIGH
LOW
HIGH
LOW
tCLKH
W1
HIGH
(1)
FIFO Empty
相關(guān)PDF資料
PDF描述
IDT72V3674L10PF IC FIFO 16384X36 10NS 128QFP
IDT72V3676L10PF IC FIFO 16384X36 10NS 128QFP
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IDT72V70180PFG IC DGTL SW 128X128 3.3V 64-TQFP
IDT72V70190PFG IC DGTL SW 256X256 3.3V 64-TQFP
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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