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參數(shù)資料
| 型號： | IDT72V3652L15PQF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 17/29頁 |
| 文件大小： | 0K |
| 描述： | IC BI FIFO 4096X36 15NS 132QFP |
| 標準包裝： | 36 |
| 系列： | 72V |
| 功能： | 異步，同步 |
| 存儲容量： | 147K（4K x 36） |
| 數(shù)據(jù)速率： | 67MHz |
| 訪問時間： | 15ns |
| 電源電壓： | 3.15 V ~ 3.45 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 132-BQFP 緩沖式 |
| 供應商設備封裝： | 132-PQFP（24.13x24.13） |
| 包裝： | 托盤 |
| 其它名稱： | 72V3652L15PQF |
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24
COMMERCIALTEMPERATURERANGE
IDT72V3652/72V3662/72V3672 3.3V CMOS SyncBiFIFOTM
2,048 x 36 x 2, 4,096 x 36 x 2 and 8,192 x 36 x 2
FEBRUARY 4, 2009
Figure 16. Timing for
AEB
AEB when FIFO1 is Almost-Empty (IDT Standard and FWFT Modes)
NOTES:
1. tSKEW2 is the minimum time between a rising CLKA edge and a rising CLKB edge for
AEB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and rising
CLKB edge is less than tSKEW2, then
AEB may transition HIGH one CLKB cycle later than shown.
2. FIFO1 Write (
CSA = LOW, W/RA = LOW, MBA = LOW), FIFO1 read (CSB = LOW, W/RB = HIGH, MBB = LOW). Data in the FIFO1 output register has been read from the FIFO.
Figure 15.
FFB
FFB Flag Timing and First Available Write when FIFO2 is Full (IDT Standard Mode)
NOTE:
1. tSKEW1 is the minimum time between a rising CLKA edge and a rising CLKB edge for
FFB to transition HIGH in the next CLKB cycle. If the time between the rising CLKA edge and rising
CLKB edge is less than tSKEW1, then
FFB may transition HIGH one CLKB cycle later than shown.
CSA
EFA
MBA
ENA
A0-A35
CLKA
FFB
CLKB
CSB
4660 drw17
W/RB
12
B0-B35
MBB
ENB
tCLK
tCLKH
tCLKL
tENS2
tENH
tA
tSKEW1
tCLK
tCLKH
tCLKL
tENS2
tDS
tENH
tDH
To FIFO2
Previous Word in FIFO2 Output Register
Next Word From FIFO2
LOW
W/
RA
LOW
HIGH
LOW
(1)
FIFO2 Full
tPIR
Write
AEB
CLKA
ENB
4660 drw18
ENA
CLKB
2
1
tENS2
tENH
tSKEW2
tPAE
tENS2
tENH
X1 Words in FIFO1
(X1+1) Words in FIFO1
(1)
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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